KR19980029401A - 반도체 장치의 트랜지스터 제조 방법 - Google Patents
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Abstract
반도체 장치의 트랜지스터 제조 방법에 관하여 개시한다. 본 발명은 반도체 기판 상에 실리콘막을 형성하는 단계, 상기 실리콘막 상에 상기 실리콘막의 소정 영역을 노출시키는 보호막 패턴을 형성하는 단계, 상기 노출된 실리콘막 상의 군데 군데에 HSG-Si들을 형성하는 단계; 상기 보호막 패턴을 제거하는 단계, 상기 보호막 패턴이 제거된 기판 전면을 식각함으로써 상기 실리콘막 및 상기 HSG-Si들을 제거하는 동시에 상기 HSG-Si들 사이에 위치하는 상기 반도체 기판의 표면에 오목 홈들을 형성하는 단계, 상기 오목 홈들이 형성된 기판의 전면 상에 게이트 절연막을 형성하는 단계, 상기 오목 홈들이 형성된 부분을 포함하는 반도체 기판 표면 상의 게이트 절연막 상에 게이트 전극을 형성하는 단계, 및 상기 게이트 전극을 이온 주입 마스크로 하여 상기 게이트 전극이 형성된 기판 전면에 불순물을 주입함으로써 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트랜지스터 제조 방법을 제공한다. 본 발명에 의하면, 채널의 트랜스 콘덕턴스의 감소 없이 단채널 효과에 의한 반도체 장치의 전기적 특성의 악화를 방지할 수 있다.
Description
본 발명은 반도체 장치의 트랜지스터 제조 방법에 관한 것으로서, 특히 채널 트랜스 콘덕턴스(transconductance, Gm)의 감소없이 단채널 효과(short channel effect)에 의한 영향을 감소시킬수 있는 반도체 장치의 트랜지스터 제조 방법에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라 트랜지스터가 차지하는 면적이 감소하게 되어 트랜지스터의 채널 길이가 짧아지고 있는 추세이다. 이와 같이 채널의 유효 길이가 감소하게 되면 단채널 효과(short channel effect)에 의해 반도체 장치의 전기적 특성이 나빠지게 된다.
따라서, 채널의 유효 길이를 증가시키기 위해서 TR-MOS 및 GR-MOS 등 여러 가지 구조를 갖는 트랜지스터에 관한 연구가 많이 진행되고 있다. 하지만, 제조 공정이 복잡할 뿐만 아니라 재현성이 부족하여 실제로 적용하기에 어려운 문제점을 안고 있다.
또한 단순히 채널의 유효 길이만 증가시킬 경우에는 채널의 트랜스 콘덕턴스가 감소하게 되어 반도체 장치의 동작 속도가 감소하게 된다. 따라서 채널의 트랜스 콘덕턴스의 감소 없이 채널의 유효 길이를 증가시킴으로써 단채널 효과(short channel effect)에 의한 반도체 장치의 전기적 특성의 악화를 방지할 수 있는 트랜지스터 제조 방법이 요구되고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 채널의 트랜스 콘덕턴스(transconductance, Gm)의 감소없이 단채널 효과(short channel effect)에 의한 반도체 장치의 전기적 특성의 악화를 방지할 수 있는 반도체 장치의 트랜지스터 제조 방법을 제공하는 데 있다.
도 1 내지 도 4는 본 발명에 따른 반도체 장치의 트랜지스테 제조 방법을 설명하기 위한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판 상에 실리콘막을 형성하는 단계, 상기 실리콘막 상에 상기 실리콘막의 소정 영역을 노출시키는 보호막 패턴을 형성하는 단계, 상기 노출된 실리콘막 상의 군데 군데에 HSG-Si들을 형성하는 단계; 상기 보호막 패턴을 제거하는 단계, 상기 보호막 패턴이 제거된 기판 전면을 식각함으로써 상기 실리콘막 및 상기 HSG-Si들을 제거하는 동시에 상기 HSG-Si들 사이에 위치하는 상기 반도체 기판의 표면에 오목 홈들을 형성하는 단계, 상기 오목 홈들이 형성된 기판의 전면 상에 게이트 절연막을 형성하는 단계, 상기 오목 홈들이 형성된 부분을 포함하는 반도체 기판 표면 상의 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극을 이온 주입 마스크로 하여 상기 게이트 전극이 형성된 기판 전면에 불순물을 주입함으로써 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트랜지스터 제조 방법을 제공한다.
본 발명에 따른 반도체 장치의 트랜지스터 제조 방법에 있어서, 상기 HSG-Si들을 형성하는 단계는 상기 노출된 실리콘막 및 상기 보호막 패턴 상에 HSG-Si 종자들을 형성하는 단계, 및 상기 노출된 실리콘막 상의 HSG-Si 종자들만을 선택적으로 성장시켜 HSG-Si들을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 노출된 실리콘막 상의 HSG-Si 종자들만을 선택적으로 성장시키는 단계는 상기 HSG-Si 종자들이 형성된 기판을 열처리하여 행하는 것을 특징으로 하고, 상기 열처리는 560-630℃ 에서 행하는 것이 바람직하다.
본 발명에 따른 반도체 장치의 트랜지스터 제조 방법에 있어서, 상기 보호막 패턴은 실리콘 산화막으로 형성하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 트랜지스터 제조 방법에 의하면, 상기 오목 홈(50)들에 의해 채널의 유효 길이가 증가하게 되므로 단채널 효과(short channel effect)에 의한 영향을 감소시킬 수 있다.
이 때, 채널의 유효 길이 증가에 따라 트랜스 콘덕턴스의 감소로 인하여 반도체 장치의 동작 속도가 감소될 수 있으나, 상기 오목 홈(50)들에 의해서 채널의 유효 폭도 증가하게 되므로 채널의 트랜스 콘덕턴스가 증가하게 되어 채널의 유효 길이 증가에 따른 트랜스 콘덕턴스의 감소를 극복할 수 있다.
따라서, 채널의 트랜스 콘덕턴스의 감소 없이 단채널 효과에 의한 반도체 장치의 전기적 특성의 악화를 방지할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명한다.
도 1 내지 도 4는 본 발명에 따른 반도체 장치의 트랜지스테 제조 방법을 설명하기 위한 단면도들이다.
도 1은 실리콘막(20) 및 보호막 패턴(30)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체 기판(10) 상에 실리콘막(20), 예컨데 비정질 실리콘막을 형성한다. 다음에 상기 실리콘막(20)이 형성된 기판 전면에 보호막, 예컨데 실리콘 산화막을 형성한다. 이어서, 상기 실리콘막(20)의 소정 영역을 노출시키도록 상기 보호막을 패터닝함으로써 상기 실리콘막 상에 보호막 패턴(30)을 형성한다.
도 2는 HSG-Si(40)들을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, SiH4기체등과 같은 실리콘 소오스 기체를 사용한 저압 화학 기상 증착(LPCVD) 방법으로 상기 노출된 실리콘막 및 상기 보호막 패턴(30) 상에 HSG-Si 종자(도시하지 않음)들을 형성한다. 이 때 상기 HSG-Si 종자들은 상기 노출된 실리콘막 및 상기 보호막 패턴(30)의 표면 에너지가 높은 부분에서 먼저 형성되기 때문에 상기 노출된 실리콘막 및 상기 보호막 패턴(30)의 표면에 군데 군데 형성된다.
다음에, 상기 HSG-Si 종자들이 형성된 기판을 560-630℃ 에서 열처리함으로써 상기 노출된 실리콘막 상의 HSG-Si 종자들만을 선택적으로 성장시켜 HSG-Si(40)들을 형성한다. 이 과정에서, 상기 HSG-Si(40)들 사이에 위치하는 상기 반도체 기판(10)의 표면이 노출된다.
여기서, 상기 노출된 실리콘막 상의 HSG-Si 종자들만이 선택적으로 성장하는 이유는 상기 열처리 과정에서 상기 노출된 실리콘막 상의 HSG-Si 종자들은 상기 실리콘막(20)으로부터 실리콘을 공급받아 성장하는 데 반하여, 상기 보호막 패턴(30) 상의 HSG-Si 종자들은 성장에 필요한 실리콘을 공급받지 못하기 때문이다.
또한, 상술한 바와 같이 반도체 기판(10)의 표면이 노출되는 이유는 상기 HSG-Si(40)들이 형성될 때에 상기 실리콘막(20)의 실리콘이 상기 HSG-Si 종자들에게 공급되기 때문이다. 즉, 상기 HSG-Si 종자들 사이에 위치하는 상기 실리콘막(20)은 상기 HSG-Si 종자들이 성장할수록 그 두께가 점점 얇아지게 되어, 결국 상기 반도체 기판(10)의 표면이 노출된다.
여기서, 상기 노출된 실리콘막의 두께가 얇아진 상태에서 상기 HSG-Si 종자들의 성장을 중지시켜 상기 반도체 기판(10)의 표면이 노출되지 않도록 하여도 무방하다.
도 3은 오목 홈(50)들을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 보호막 패턴(30)을 제거한다. 다음에, 상기 보호막 패턴(30)이 제거된 기판 전면을 식각함으로써 상기 실리콘막(20) 및 상기 HSG-Si(40)들을 제거하는 동시에 상기 HSG-Si들 사이에 위치하는 상기 반도체 기판(10)의 표면에 오목 홈(50)들을 형성한다.
이와 같이 상기 식각 과정에서 상기 오목 홈(50)들이 형성되는 이유는 상기 실리콘막(20), 상기 HSG-Si(40), 및 상기 반도체 기판(10)은 모두 실리콘으로 이루어져 있어 식각 속도가 거의 비슷하기 때문이다. 즉, 상기 실리콘막(20) 및 상기 HSG-Si(40)들을 식각하여 제거할 경우에 상기 반도체 기판(10)도 상기 실리콘막(20) 또는 상기 HSG-Si(40)들의 식각 속도와 거의 비슷한 속도로 식각되어 상기 오목 홈(50)들이 형성된다.
도 4는 게이트 절연막(60), 게이트 전극(70), 및 소오스/드레인 영역(80)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 오목 홈(50)들이 형성된 기판의 전면 상에 게이트 절연막(60), 예컨데 실리콘 산화막을 형성한다.
이 때 상기 게이트 절연막(60)을 형성하기에 앞서, 상기 식각 과정에서의 반도체 기판 표면의 손상을 제거하기 위하여 상기 오목 홈(50)이 형성된 기판 전면에 약 200Å 정도의 희생 산화막(도시하지 않음)을 형성한 후 습식 식각으로 상기 희생 산화막을 제거하는 단계를 포함하는 것이 바람직하다.
다음에, 상기 게이트 절연막(60)이 형성된 기판 전면에 도전층을 형성한 후 이를 패터닝함으로써 상기 오목부(50)가 형성된 부분을 포함하는 상기 반도체 기판(10) 표면 상의 게이트 절연막 상에 게이트 전극(70)을 형성한다.
이어서, 상기 게이트 전극(70)을 이온 주입 마스크로 하여 상기 게이트 전극(70)이 형성된 반도체 기판 전면에 불순물을 주입함으로써 소오스/드레인 영역(80)을 형성함으로써 본 발명에 의한 트랜지스터를 완성한다.
상술한 바와 같이 본 발명에 따른 반도체 장치의 트랜지스터 제조 방법에 의하면, 상기 오목 홈(50)들에 의해 채널의 유효 길이가 증가하게 되므로 단채널 효과(short channel effect)에 의한 영향을 감소시킬 수 있다.
이 때, 채널의 유효 길이 증가에 따라 트랜스 콘덕턴스의 감소로 인하여 반도체 장치의 동작 속도가 감소될 수 있으나, 상기 오목 홈(50)들에 의해서 채널의 유효 폭도 증가하게 되므로 채널의 트랜스 콘덕턴스가 증가하게 되어 채널의 유효 길이 증가에 따른 트랜스 콘덕턴스의 감소를 극복할 수 있다.
따라서, 채널의 트랜스 콘덕턴스의 감소 없이 단채널 효과에 의한 반도체 장치의 전기적 특성의 악화를 방지할 수 있다.
본 발명은 상기 실시예에만 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
Claims (5)
- 반도체 기판 상에 실리콘막을 형성하는 단계, 상기 실리콘막 상에 상기 실리콘막의 소정 영역을 노출시키는 보호막 패턴을 형성하는 단계, 상기 노출된 실리콘막 상의 군데 군데에 HSG-Si들을 형성하는 단계, 상기 보호막 패턴을 제거하는 단계, 상기 보호막 패턴이 제거된 기판 전면을 식각함으로써 상기 실리콘막 및 상기 HSG-Si들을 제거하는 동시에 상기 HSG-Si들 사이에 위치하는 상기 반도체 기판의 표면에 오목 홈들을 형성하는 단계, 상기 오목 홈들이 형성된 기판의 전면 상에 게이트 절연막을 형성하는 단계, 상기 오목 홈들이 형성된 부분을 포함하는 반도체 기판 표면 상의 게이트 절연막 상에 게이트 전극을 형성하는 단계 및 상기 게이트 전극을 이온 주입 마스크로 하여 상기 게이트 전극이 형성된 기판 전면에 불순물을 주입함으로써 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트랜지스터 제조 방법.
- 제1 항에 있어서, 상기 HSG-Si들을 형성하는 단계는, 상기 노출된 실리콘막 및 상기 보호막 패턴 상에 HSG-Si 종자들을 형성하는 단계 및 상기 노출된 실리콘막 상의 HSG-Si 종자들만을 선택적으로 성장시켜 HSG-Si들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트랜지스터 제조 방법.
- 제2 항에 있어서, 상기 노출된 실리콘막 상의 HSG-Si 종자들만을 선택적으로 성장시키는 단계는, 상기 HSG-Si 종자들이 형성된 기판을 열처리하여 행하는 것을 특징으로 하는 반도체 장치의 트랜지스터 제조 방법.
- 제3 항에 있어서, 상기 열처리는, 560-630℃ 에서 행하는 것을 특징으로 하는 반도체 장치의 트랜지스터 제조 방법.
- 제1 항에 있어서, 상기 보호막 패턴은, 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 트랜지스터 제조 방법.
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| KR1019960048656A KR19980029401A (ko) | 1996-10-25 | 1996-10-25 | 반도체 장치의 트랜지스터 제조 방법 |
Applications Claiming Priority (1)
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| KR1019960048656A KR19980029401A (ko) | 1996-10-25 | 1996-10-25 | 반도체 장치의 트랜지스터 제조 방법 |
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| KR1019960048656A KR19980029401A (ko) | 1996-10-25 | 1996-10-25 | 반도체 장치의 트랜지스터 제조 방법 |
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403931B1 (ko) * | 2000-02-18 | 2003-10-30 | 샤프 가부시키가이샤 | 박막트랜지스터 |
-
1996
- 1996-10-25 KR KR1019960048656A patent/KR19980029401A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403931B1 (ko) * | 2000-02-18 | 2003-10-30 | 샤프 가부시키가이샤 | 박막트랜지스터 |
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