KR0136927B1 - 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 트랜지스터 제조방법에 관한 것으로, 트랜지스터의 채널길이를 게이트폭이 늘이지 않고 증가시키지 위한 것이다.
본 발명은 실리콘기판상에 폴리실리콘을 증착하는 공정과, 열처리공정을 행하여 상기 폴리실리콘의 그레인 크기를 증가시키는 공정, 상기 폴리실리콘층상에 폴리실리콘과의 식각선택비를 가지는 소정의 물질층을 얇게 형성하는 공정, 상기 폴리실리콘층과 소정의 물질층의 식각선택비를 이용하여 기판이 노출될때까지 에치백하여 기판표면에 굴곡을 형성하는 공정, 상기 굴곡이 형성된 기판상에 게이트절연막을 형성하는 공정 및 상기 게이트절연막상에 게이트전극을 형성하는 공정을 포함하여 이루어진 트랜지스터 제조방법을 제공함으로써 매우 단순한 공정에 의해 기판 표면에 굴곡을 형성하여 채널길이를 증가시킴으로써 게이트폭을 감소시킬 수 있도록 하여 소자의 고집적화를 도모한다.
Description
제1도는 종래의 V-MOS구조의 트랜지스터 단면구조도.
제2도는 본 발명의 일실시예에 의한 트랜지스터 제조방법을 도시한 공정순서도.
제3도는 본 발명의 다른 실시예에 의한 트랜지스터 제조방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 게이트절연막
3 : 게이트전극 4 : 소오스 및 드레인영역
5 : 폴리실리콘 6 : 소정의 물질층(산화막)
본 발명은 트랜지스터의 제조방법에 관한 것으로, 특히 핫캐리어주입(Hot carrier injection)을 이용하는 트랜지스터 구조에 적합한 트랜지스터 제조방법에 관한 것이다. 종래 반도체장치의 고집적화를 위해 트랜지스터의 게이트길이를 줄이기 위해 제안된 여러가지 트랜지스터구조중 V-MOS구조를 설명하면 다음과 같다.
V-MOS구조의 트랜지스터는 제1도에 도시된 바와 같이 소정의 포토마스크를 이용하여 기판의 소정부위를 이방성식각하여 V형태의 홈을 형성한 후, 게이트절연막(2)을 형성하고 상기 홈을 포함한 기판 소정영역 상부에 게이트전극(3)을 형성하고, 게이트 전극 양단의 기판부위에 불순물의 이온주입에 의해 소오스 및 드레인영역(4)을 형성함으로써 제조되었다.
이와 같은 V-MOS구조의 트랜지스터는 기판에 홈을 형성하고 이 홈 상부에 게이트를 형성하므로 평탄한 기판위에 게이트를 형성한 트랜지스터구조와 비교해 볼때 동일한 게이트폭일 경우, V-MOS트랜지스터구조가 기판의 홈을 따라 채널이 형성되 로 채널길이가 훨씬 길어지게 된다. 따라서 채널길이를 같게 할 경우 V-MOS구조의 게이트 폭은 감소시킬 수 있게 되어 고집적화에 유리하게 된다.
그러나 상기 V-MOS구조의 트랜지스터는 별도의 포토마스크를 사용하여 기판을 식각하기 때문에 일반적인 평탄한 구조의 트랜지스터 게이트 형성방법에 비하여 포토마스크를 추가해야 하는 문제가 있다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 트랜지스터의 채널길이를 게이트폭을 늘이지 않고 증가시킬 수 있도록 한 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 트랜지스터 제조방법은 실리콘기판상에 폴리실리콘을 증착하는 공정과, 열처리공정을 행하여 상기 폴리실리콘의 그레인 크기를 증가시키는 공정, 상기 폴리실리콘층상에 폴리실리콘과의 식각선택비를 가지는 소정의 물질층을 얇게 형성하는 공정, 상기 폴리실리콘층과 소정의 물질층의 식각선택비를 이용하여 기판이 노출될때까지 에치백하여 기판표면에 굴곡을 형성하는 공정, 상기 굴곡이 형성된 기판상에 게이트절연막을 형성하는 공정 및 상기 게이트절연막상에 게이트전극을 형성하는 공정을 포함하여 이루어진다.
또한, 본 발명의 트랜지스터 제조방법은 실리콘기판 표면부위에 선택적으로 불순물을 이온주입하는 공정과, 산화공정을 실시하여 상기 기판상에 불규칙한 두께를 갖는 산화막을 형성하는 공정, 상기 산화막을 에치백하여 기판 표면에 굴곡을 형성하는 공정, 상기 굴곡이 형성된 기판상에 게이트절연막을 형성하는 공정 및 상기 게이트 절연막상에 게이트전극을 형성하는 공정을 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도에 본 발명에 의한 트랜지스터 제조방법을 공정순서에 따라 도시하였다. 먼저, 제2도(a)에 도시된 바와 같이 실리콘기판(1)상에 폴리실리콘(5)을 증착한다. 이어서 제2도 (b)에 도시된 바와 같이 열처리공정을 행하여 상기 형성된 폴리실리콘의 그레인(Grain)크기를 크게 만든 후, 그 전면에 상기 폴리실리콘과 식각선택비를 갖는 막으로서, 예컨대 산화막(6)을 얇게 형성한다. 이때, 산화막(6)은 얇게 형성하므로 폴리실리콘의 그레인과 그레인사이의 골부분에는 산화막이 두껍게 형성되고 그레인상에는 얇게 형성된다. 상기 산화막대신 질화막이나 SOG(Spin on Glass) 또는 금속을 얇게 형성할 수도 있다.
다음에 제2도 (c)에 도시된 바와 같이 상기 폴리실리콘(5)과 산화막(6)의 식각선택비를 이용하여 기판이 노출될때까지 에치백공정을 행하면 폴리실리콘 그레인 형태에 따라 기판표면에 요철부가 형성되게 된다. 이와 같이 표면에 요철이 형성된 기판을 산화하여 그 표면에 게이트절연막(2)을 형성한 후, 문턱전압조절을 위한 이온주입을 행한다.
이어서 제2도 (d)에 도시된 바와 같이 기판상에 도전층을 형성한 후, 이를 사진식각공정을 통해 소정패턴으로 패터닝하에 게이트전극(7)을 형성하고, 불순물을 이온주입하여 게이트 양단의 기판부위에 소오스 및 드레인영역(4)을 형성함으로써 트랜지스터 제조공정을 완료한다.
이상과 같이 본 발명은 종래기술과는 달리 포토마스크작업을 행하지 않고 폴리실리콘의 증착 및 에치백공정을 이용한 단순한 공정에 의해 기판표면에 굴곡을 형성하여 트랜지스터의 채널길이를 증가시킨다.
한편, 본 발명의 다른 실시예를 제3도를 참조하여 설명하면 다음과 같다.
먼저, 제3도 (a)와 같이 실리콘기판(1) 표면부위에 선택적으로 불순물의 이온주입(10) 공정을 행하여 농도차이를 준 다음, 제3도 (b)와 같이 산화공정을 행하면 불순물이 주입된 부분이 불순물이 주입되지 않은 부분보다 더 두꺼운 전체적으로 표면이 울퉁불퉁한 산화막(11)이 형성되게 된다.
이어서 제3도 (c)와 같이 상기 산화막(11)을 에치백하면 산화막의 굴곡형태에 따라 기판표면에 요철이 형성된다. 이와 같이 요철부가 형성된 기판상에 게이트절연막(2)을 형성하고, 이위에 게이트전극(3)을 형성함으로써 트렌지스터 제조공정을 완료한다.
이상 상술한 바와 같이 본 발명에 의하면, 매우 단순한 공정에 의해 기판 표면에 굴곡을 형성하여 채널길이를 증가시킬 수 있다. 따라서 게이트폭을 감소시킬 수 있게 되므로 고집적화가 요구되는 플래쉬(Flash) 메모리등과 같은 핫캐리어를 이용하는 소자에 적용할 경우 큰 효과를 기대할 수 있다.
Claims (3)
- 실리콘기판상에 폴리실리콘을 증착하는 공정과, 열처리공정을 행하여 상기 폴리실리콘의 그레인 크기를 증가시키는 공정, 상기 폴리실리콘층상에 폴리실리콘과의 식각선택비를 가지는 소정의 물질층을 얇게 형성하는 공정, 상기 폴리실리콘층과 소정의 물질층의 식각선택비를 이용하여 기판이 노출될때까지 에치백하여 기판표면에 굴곡을 형성하는 공정, 상기 굴곡이 형성된 기판상에 게이트절연막을 형성하는 공정 및 상기 게이트절연막상에 게이트전극을 형성하는 공정을 포함하며 이루어진 것을 특징으로 하는 트랜지스터 제조방법.
- 제1항에 있어서, 상기 소정의 물질층은 산화막, 질화막, SOG 또는 금속중에서 선택한 어느 하나임을 특징으로 하는 트랜지스터 제조방법.
- 실리콘기관 표면부위에 선택적으로 불순물을 이온주입하는 공정과, 산화공정을 실시하여 상기 기판상에 불규칙한 두께를 갖는 산화막을 형성하는 공정, 상기 산화막을 에치백하여 기판 표면에 굴곡을 형성하는 공정, 상기 굴곡이 형성된 기판상에 게이트절연막을 형성하는 공정 및 상기 게이트절연막상에 게이트전극을 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 트랜지스터 제조방법.
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