JPH05129331A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH05129331A JPH05129331A JP28592091A JP28592091A JPH05129331A JP H05129331 A JPH05129331 A JP H05129331A JP 28592091 A JP28592091 A JP 28592091A JP 28592091 A JP28592091 A JP 28592091A JP H05129331 A JPH05129331 A JP H05129331A
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- electrode layer
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Abstract
(57)【要約】
【目的】 ソース電極層と半導体層の界面、並びに半導
体層とドレイン電極層の界面において電気的障壁の発生
を防いでオーミック接続させ、ソース電極層の電圧に基
づいてドレイン電極層へ電荷を忠実に輸送する性能を有
するとともにその作製にあたり、完全管理が容易な薄膜
トランジスタおよびその製造方法を提供する。 【構成】 半導体層４の上の少なくともソ−ス電極層５
およびドレイン電極層６との界面にノンド−プのアモル
ファスＳｉより成り、かつ水素を含有しない薄膜層７
を、Ｓｉを主成分としたスパッタターゲットを用い、ア
ルゴンガス中でスパッタリング成膜して設ける。
体層とドレイン電極層の界面において電気的障壁の発生
を防いでオーミック接続させ、ソース電極層の電圧に基
づいてドレイン電極層へ電荷を忠実に輸送する性能を有
するとともにその作製にあたり、完全管理が容易な薄膜
トランジスタおよびその製造方法を提供する。 【構成】 半導体層４の上の少なくともソ−ス電極層５
およびドレイン電極層６との界面にノンド−プのアモル
ファスＳｉより成り、かつ水素を含有しない薄膜層７
を、Ｓｉを主成分としたスパッタターゲットを用い、ア
ルゴンガス中でスパッタリング成膜して設ける。
Description
【０００１】
【産業上の利用分野】本発明は液晶ディスプレイ等の表
示デバイスのアクティブマトリクス駆動に使用する薄膜
トランジスタおよびその製造方法に関するものである。
示デバイスのアクティブマトリクス駆動に使用する薄膜
トランジスタおよびその製造方法に関するものである。
【０００２】
【従来の技術】液晶ディスプレイ、エレクトロルミネッ
センス等の表示デバイスにおいて、高精細度な画面を得
るためには、走査線数を増やした高密度なマトリクス構
成が必要である。このようなマトリクスを有効的に駆動
させるため、各表示画素にスイチング素子を取り付けた
アクティブマトリクス駆動方式が注目されている。この
アクティブマトリクス駆動に使用されるスイッチング素
子としては、通常、３端子型素子である薄膜トランジス
タ（ＴＦＴ）が一般的である。
センス等の表示デバイスにおいて、高精細度な画面を得
るためには、走査線数を増やした高密度なマトリクス構
成が必要である。このようなマトリクスを有効的に駆動
させるため、各表示画素にスイチング素子を取り付けた
アクティブマトリクス駆動方式が注目されている。この
アクティブマトリクス駆動に使用されるスイッチング素
子としては、通常、３端子型素子である薄膜トランジス
タ（ＴＦＴ）が一般的である。
【０００３】図２にアモルファスＳｉを用いた代表的な
薄膜トランジスタの構造を示す。ガラスより成る絶縁性
基板１上に、Ｃｒ等より成るゲ−ト電極層２を形成し、
その上にプラズマＣＶＤ法等により窒化シリコン（Si3N
4）等より成るゲ−ト絶縁体層３を形成する。
薄膜トランジスタの構造を示す。ガラスより成る絶縁性
基板１上に、Ｃｒ等より成るゲ−ト電極層２を形成し、
その上にプラズマＣＶＤ法等により窒化シリコン（Si3N
4）等より成るゲ−ト絶縁体層３を形成する。
【０００４】さらにこのゲ−ト絶縁体層３上に、ゲ−ト
電極層２に対向するようにアモルファスＳｉ（以下、ａ
−Ｓｉと記述する）より構成された半導体層４を形成す
る。この半導体層４は、シランガス（SiH4）をプラズマ
ＣＶＤ法で分解して形成した水素化ａ−Ｓｉ(a-Si:H)で
あり、膜中に含有した水素がシリコンの結合欠陥である
ダングリンボンドを補償してアモルファス構造であるの
に拘らず、結晶性シリコンに匹敵する半導体特性を示す
ようにしている。
電極層２に対向するようにアモルファスＳｉ（以下、ａ
−Ｓｉと記述する）より構成された半導体層４を形成す
る。この半導体層４は、シランガス（SiH4）をプラズマ
ＣＶＤ法で分解して形成した水素化ａ−Ｓｉ(a-Si:H)で
あり、膜中に含有した水素がシリコンの結合欠陥である
ダングリンボンドを補償してアモルファス構造であるの
に拘らず、結晶性シリコンに匹敵する半導体特性を示す
ようにしている。
【０００５】この半導体層４の一部を覆い、かつ互いに
離間して、ＣｒあるいはＴｉ等より成るソ−ス電極層５
とドレイン電極層６が設置される。ソ−ス電極層５と半
導体層４の間、並びにドレイン電極層６と半導体層４の
間にはリンＰをド−プした低抵抗のｎ型水素化ａ−Ｓｉ
より成る薄膜層7-1、7-2を介在させている。この薄膜層
7-1、7-2は、シランガス（SiH4）にホスフィンガス（PH
4）を混在させた成膜ガスをプラズマＣＶＤ法で分解し
て形成したＰド−プ水素化ａ−Ｓｉであり、ソ−ス電極
層５との界面、並びにドレイン電極層６との界面におい
てオ−ミック接触性を得ている。
離間して、ＣｒあるいはＴｉ等より成るソ−ス電極層５
とドレイン電極層６が設置される。ソ−ス電極層５と半
導体層４の間、並びにドレイン電極層６と半導体層４の
間にはリンＰをド−プした低抵抗のｎ型水素化ａ−Ｓｉ
より成る薄膜層7-1、7-2を介在させている。この薄膜層
7-1、7-2は、シランガス（SiH4）にホスフィンガス（PH
4）を混在させた成膜ガスをプラズマＣＶＤ法で分解し
て形成したＰド−プ水素化ａ−Ｓｉであり、ソ−ス電極
層５との界面、並びにドレイン電極層６との界面におい
てオ−ミック接触性を得ている。
【０００６】このようにしてａ−Ｓｉ ＴＦＴを構成
し、ゲ−ト電極層２を走査信号ライン、ソ−ス電極層５
をデ−タ信号ラインとし、ドレイン電極層６をＩＴＯよ
り成る画素電極層８に接続させて液晶ディスプレイのマ
トリクス駆動回路系を構成している。
し、ゲ−ト電極層２を走査信号ライン、ソ−ス電極層５
をデ−タ信号ラインとし、ドレイン電極層６をＩＴＯよ
り成る画素電極層８に接続させて液晶ディスプレイのマ
トリクス駆動回路系を構成している。
【０００７】
【発明が解決しようとする課題】薄膜トランジスタの重
要な性能として、ゲート電極層２にＯＮ電圧を印加した
時に半導体層４が電界効果により低抵抗状態となり、ソ
ース電極層５の電圧に基づいてドレイン電極層６へ電荷
を忠実に輸送することが要求される。このため、ソース
電極層５と半導体層４の界面、並びに半導体層４とドレ
イン電極層６の界面において電気的障壁の発生を防ぎ、
オーミック接続させることが重要である。
要な性能として、ゲート電極層２にＯＮ電圧を印加した
時に半導体層４が電界効果により低抵抗状態となり、ソ
ース電極層５の電圧に基づいてドレイン電極層６へ電荷
を忠実に輸送することが要求される。このため、ソース
電極層５と半導体層４の界面、並びに半導体層４とドレ
イン電極層６の界面において電気的障壁の発生を防ぎ、
オーミック接続させることが重要である。
【０００８】このため従来例では前述の如く、両者の界
面にリンＰをド−プした低抵抗のｎ型水素化ａ−Ｓｉよ
り成る薄膜層7-1、7-2を介在させ、電極層群５、６との
間でオーミック接触性を得ている。
面にリンＰをド−プした低抵抗のｎ型水素化ａ−Ｓｉよ
り成る薄膜層7-1、7-2を介在させ、電極層群５、６との
間でオーミック接触性を得ている。
【０００９】ところが、水素化ａ−Ｓｉより成る半導体
層４とリンＰをド−プした低抵抗のｎ型水素化ａ−Ｓｉ
より成る薄膜層7-1、7-2との界面では、ＮＩ接合あるい
はＩＮ接合状態となって障壁が発生し、整流性が現われ
てしまう。
層４とリンＰをド−プした低抵抗のｎ型水素化ａ−Ｓｉ
より成る薄膜層7-1、7-2との界面では、ＮＩ接合あるい
はＩＮ接合状態となって障壁が発生し、整流性が現われ
てしまう。
【００１０】この結果、ソース電極層５−半導体層４−
ドレイン電極層６の回路において、そのＶ−Ｉ特性に非
線形性が生じ、ソース電極層５の電圧に基づいてドレイ
ン電極層６へ電荷を忠実に輸送することが困難であっ
た。
ドレイン電極層６の回路において、そのＶ−Ｉ特性に非
線形性が生じ、ソース電極層５の電圧に基づいてドレイ
ン電極層６へ電荷を忠実に輸送することが困難であっ
た。
【００１１】また、リンＰをド−プした低抵抗のｎ型水
素化ａ−Ｓｉより成る薄膜層を成膜するにあたり、前述
の如く、ホスフィンガス（PH4）を用いることが不可欠
であるが、このガスは猛毒であり、安全管理が非常に難
しく、これに多大の経費がかかる問題点があった。
素化ａ−Ｓｉより成る薄膜層を成膜するにあたり、前述
の如く、ホスフィンガス（PH4）を用いることが不可欠
であるが、このガスは猛毒であり、安全管理が非常に難
しく、これに多大の経費がかかる問題点があった。
【００１２】本発明は、上記従来の問題点に鑑み成され
たものであり、ソース電極層と半導体層の界面、並びに
半導体層とドレイン電極層の界面において電気的障壁の
発生を防いでオーミック接続させ、ソース電極層の電圧
に基づいてドレイン電極層へ電荷を忠実に輸送する性能
を有するとともに、その作製にあたり完全管理が容易な
薄膜トランジスタおよびその製造方法を提供することを
目的としている。
たものであり、ソース電極層と半導体層の界面、並びに
半導体層とドレイン電極層の界面において電気的障壁の
発生を防いでオーミック接続させ、ソース電極層の電圧
に基づいてドレイン電極層へ電荷を忠実に輸送する性能
を有するとともに、その作製にあたり完全管理が容易な
薄膜トランジスタおよびその製造方法を提供することを
目的としている。
【００１３】
【課題を解決するための手段】本発明は、絶縁性基板上
に設けたゲ−ト電極層と、前記ゲ−ト電極層を覆うよう
に設けたゲ−ト絶縁体層と、前記ゲ−ト絶縁体層上に前
記ゲ−ト電極層に対向するように設けたＳｉを主成分と
する半導体層と、前記半導体層の一部を覆い、かつ互い
に離間して設けたソ−ス電極層とドレイン電極層を有し
た薄膜トランジスタにおいて、前記半導体層と前記ソ−
ス電極層との界面、および前記半導体層と前記ドレイン
電極層との界面にノンド−プのアモルファスＳｉより成
り、かつ水素を含有しない薄膜層を設けて薄膜トランジ
スタを構成するものである。
に設けたゲ−ト電極層と、前記ゲ−ト電極層を覆うよう
に設けたゲ−ト絶縁体層と、前記ゲ−ト絶縁体層上に前
記ゲ−ト電極層に対向するように設けたＳｉを主成分と
する半導体層と、前記半導体層の一部を覆い、かつ互い
に離間して設けたソ−ス電極層とドレイン電極層を有し
た薄膜トランジスタにおいて、前記半導体層と前記ソ−
ス電極層との界面、および前記半導体層と前記ドレイン
電極層との界面にノンド−プのアモルファスＳｉより成
り、かつ水素を含有しない薄膜層を設けて薄膜トランジ
スタを構成するものである。
【００１４】また、その製造方法は、絶縁性基板上にゲ
ート電極層を形成する工程と、前記ゲート電極層を覆う
ようにゲート絶縁体層を形成する工程と、前記ゲ−ト絶
縁体層上に前記ゲ−ト電極層に対向するようにＳｉを主
成分とする半導体層を形成する工程と、前記半導体層の
一部を覆い、かつ互いに離間して設けたノンド−プのア
モルファスＳｉより成り、かつ水素を含有しない２個の
薄膜層と、前記薄膜層上にそれぞれソ−ス電極層とドレ
イン電極層を形成する工程とを有してなり、前記薄膜層
の形成において、Ｓｉを主成分としたスパッタターゲッ
トを用い、アルゴンガス中でスパッタリング成膜を行っ
て水素を含有しないアモルファスＳｉより成る薄膜層を
形成するものである。
ート電極層を形成する工程と、前記ゲート電極層を覆う
ようにゲート絶縁体層を形成する工程と、前記ゲ−ト絶
縁体層上に前記ゲ−ト電極層に対向するようにＳｉを主
成分とする半導体層を形成する工程と、前記半導体層の
一部を覆い、かつ互いに離間して設けたノンド−プのア
モルファスＳｉより成り、かつ水素を含有しない２個の
薄膜層と、前記薄膜層上にそれぞれソ−ス電極層とドレ
イン電極層を形成する工程とを有してなり、前記薄膜層
の形成において、Ｓｉを主成分としたスパッタターゲッ
トを用い、アルゴンガス中でスパッタリング成膜を行っ
て水素を含有しないアモルファスＳｉより成る薄膜層を
形成するものである。
【００１５】
【作用】薄膜トランジスタの半導体層に用いられる材料
は、前述の如く、水素を含有させたａ−Ｓｉであり、膜
中の水素がシリコンの結合欠陥であるダングリンボンド
を補償して、ゲート電極層にＯＮ電圧を印加した活性時
に低抵抗に、電圧無印加の非活性時には高抵抗の本来の
半導体特性を提供するようにしている。
は、前述の如く、水素を含有させたａ−Ｓｉであり、膜
中の水素がシリコンの結合欠陥であるダングリンボンド
を補償して、ゲート電極層にＯＮ電圧を印加した活性時
に低抵抗に、電圧無印加の非活性時には高抵抗の本来の
半導体特性を提供するようにしている。
【００１６】このような性質を示すａ−Ｓｉを積極的に
水素無添加状態にすると、ダングリングボンドは補償さ
れずに多数残り、上述の本来の半導体特性を示さなくな
る。すなわち、ダングリングボンドに基づく局在準位が
広範囲に発生し、伝導形態が本来のバンド伝導から広域
ホッピング伝導に変わることに基づく。
水素無添加状態にすると、ダングリングボンドは補償さ
れずに多数残り、上述の本来の半導体特性を示さなくな
る。すなわち、ダングリングボンドに基づく局在準位が
広範囲に発生し、伝導形態が本来のバンド伝導から広域
ホッピング伝導に変わることに基づく。
【００１７】本発明では、この水素を含有しないａ−Ｓ
ｉの伝導機構に着目し、ａ−Ｓｉと金属材料を接触させ
た場合、半導体本来のバンド伝導ではその接触面におい
て、ショットキー障壁の発生を招くのに対し、ホッピン
グ伝導では電気的障壁の発生を招かず、オーミック接触
する性質を利用している。また、水素を含有したａ−Ｓ
ｉより成る半導体層との接触に対しても、オーミック接
触性を有している。
ｉの伝導機構に着目し、ａ−Ｓｉと金属材料を接触させ
た場合、半導体本来のバンド伝導ではその接触面におい
て、ショットキー障壁の発生を招くのに対し、ホッピン
グ伝導では電気的障壁の発生を招かず、オーミック接触
する性質を利用している。また、水素を含有したａ−Ｓ
ｉより成る半導体層との接触に対しても、オーミック接
触性を有している。
【００１８】このようにソース電極層と半導体層の界
面、並びに半導体層とドレイン電極層の界面において水
素を含有しないａ−Ｓｉより成る薄膜層を介在させるこ
とにより、電気的障壁の発生を防ぎ、ソース電極層の電
圧に基づいてドレイン電極層へ電荷を忠実に輸送する性
能を提供することができる。
面、並びに半導体層とドレイン電極層の界面において水
素を含有しないａ−Ｓｉより成る薄膜層を介在させるこ
とにより、電気的障壁の発生を防ぎ、ソース電極層の電
圧に基づいてドレイン電極層へ電荷を忠実に輸送する性
能を提供することができる。
【００１９】この水素を含有しないａ−Ｓｉを成膜する
にあたり、Ｓｉを主成分としたスパッタターゲットを用
い、アルゴンのみをスパッタガスとしてスパッタリング
成膜を行うことで、ホッピング伝導が主体的なダングリ
ングボンド密度の高いａ−Ｓｉ薄膜を容易に形成するこ
とが可能となる。また、ホスフィン等の危険ガスを用い
る必要もなくなり、特に安全管理を施す必要がなくな
る。
にあたり、Ｓｉを主成分としたスパッタターゲットを用
い、アルゴンのみをスパッタガスとしてスパッタリング
成膜を行うことで、ホッピング伝導が主体的なダングリ
ングボンド密度の高いａ−Ｓｉ薄膜を容易に形成するこ
とが可能となる。また、ホスフィン等の危険ガスを用い
る必要もなくなり、特に安全管理を施す必要がなくな
る。
【００２０】
【実施例】以下に、本発明の薄膜トランジスタを、液晶
ディスプレイのアレイに適用した実施例に基づき、その
図面ともとに説明する。
ディスプレイのアレイに適用した実施例に基づき、その
図面ともとに説明する。
【００２１】図１は、本実施例の薄膜トランジスタの構
成を示す断面図で、ガラスより成る絶縁性基板１上にＣ
ｒより成る金属膜をスパッタリング法により成膜し、フ
ォトエッチング工程を経て、ゲート電極層２を形成す
る。このゲート電極層２の上にプラズマＣＶＤ法でSi3N
4より成るゲート絶縁体層３を被膜する。
成を示す断面図で、ガラスより成る絶縁性基板１上にＣ
ｒより成る金属膜をスパッタリング法により成膜し、フ
ォトエッチング工程を経て、ゲート電極層２を形成す
る。このゲート電極層２の上にプラズマＣＶＤ法でSi3N
4より成るゲート絶縁体層３を被膜する。
【００２２】さらに、このゲート絶縁体層３の上にシラ
ンガス(SiH4)を用いたプラズマＣＶＤ法で、水素化ａ−
Ｓｉ(a-Si:H)より成る半導体膜を形成し、フォトエッチ
ング工程を経て半導体層４を形成する。この半導体層４
は水素を１０％程度含有してダングリングボンドを補償
し、ダングリングボンド密度をＥＳＲスピン密度分析に
より1015/cm3と低くしている。
ンガス(SiH4)を用いたプラズマＣＶＤ法で、水素化ａ−
Ｓｉ(a-Si:H)より成る半導体膜を形成し、フォトエッチ
ング工程を経て半導体層４を形成する。この半導体層４
は水素を１０％程度含有してダングリングボンドを補償
し、ダングリングボンド密度をＥＳＲスピン密度分析に
より1015/cm3と低くしている。
【００２３】次に、非晶質あるいは多結晶Ｓｉを主成分
としたスパッタターゲットを用い、アルゴンガス中でマ
グネトロンスパッタリング成膜を行うことによって、水
素を含有しないアモルファスＳｉより成る薄膜を50nmの
膜厚で形成する。この薄膜をフォトエッチング工程で、
半導体層４の一部を覆い、かつ互いに離間した２個の薄
膜層7-1、7-2に分割する。この薄膜層7-1、7-2を構成する
薄膜を成膜するにあたり、絶縁性基板１の温度は100℃
以上に設定することが付着性の点で有効である。 これ
らの薄膜層7-1、7-2の上にＣｒやＴｉから成る金属膜を
スパッタリング法により積層し、フォトエッチング工程
を経て、互いに離間して各々が薄膜層7-1、7-2を覆い、
かつ半導体層４に接触することがないようにソース電極
層５、ドレイン電極層６を形成し、薄膜トランジスタを
構成する。
としたスパッタターゲットを用い、アルゴンガス中でマ
グネトロンスパッタリング成膜を行うことによって、水
素を含有しないアモルファスＳｉより成る薄膜を50nmの
膜厚で形成する。この薄膜をフォトエッチング工程で、
半導体層４の一部を覆い、かつ互いに離間した２個の薄
膜層7-1、7-2に分割する。この薄膜層7-1、7-2を構成する
薄膜を成膜するにあたり、絶縁性基板１の温度は100℃
以上に設定することが付着性の点で有効である。 これ
らの薄膜層7-1、7-2の上にＣｒやＴｉから成る金属膜を
スパッタリング法により積層し、フォトエッチング工程
を経て、互いに離間して各々が薄膜層7-1、7-2を覆い、
かつ半導体層４に接触することがないようにソース電極
層５、ドレイン電極層６を形成し、薄膜トランジスタを
構成する。
【００２４】この薄膜トランジスタのゲ−ト電極層２
を、走査信号ライン、ソ−ス電極層５をデ−タ信号ライ
ンとし、ドレイン電極層６をＩＴＯより成る画素電極層
８に接続させてマトリクス駆動回路系を形成し、液晶デ
ィスプレイのＴＦＴアレイ基板を構成する。
を、走査信号ライン、ソ−ス電極層５をデ−タ信号ライ
ンとし、ドレイン電極層６をＩＴＯより成る画素電極層
８に接続させてマトリクス駆動回路系を形成し、液晶デ
ィスプレイのＴＦＴアレイ基板を構成する。
【００２５】このように作製した薄膜トランジスタのゲ
ート電極層２にＯＮ電圧を印加して半導体層４を活性状
態として、ソース電極層５−半導体層４−ドレイン電極
層６の回路のＶ−Ｉ特性を測定した結果、非線形性は認
められず、ソース電極層５の電圧に基づいてドレイン電
極層６へ電荷を忠実に輸送することが可能となった。
ート電極層２にＯＮ電圧を印加して半導体層４を活性状
態として、ソース電極層５−半導体層４−ドレイン電極
層６の回路のＶ−Ｉ特性を測定した結果、非線形性は認
められず、ソース電極層５の電圧に基づいてドレイン電
極層６へ電荷を忠実に輸送することが可能となった。
【００２６】なお、薄膜層7-1、7-2を構成するａ−Ｓｉ
において、そのダングリングボンド密度をＥＳＲスピン
密度分析により測定することができ、その値を1019/cm3
以上にすることでソース電極層５、ドレイン電極層６と
の界面で電気的障壁の発生を防ぐことができ、有効であ
る。
において、そのダングリングボンド密度をＥＳＲスピン
密度分析により測定することができ、その値を1019/cm3
以上にすることでソース電極層５、ドレイン電極層６と
の界面で電気的障壁の発生を防ぐことができ、有効であ
る。
【００２７】このダングリングボンド密度を得るために
は、水素を含有させないことが重要であるが、不純物と
して水素が混入した場合でも0.5％以下の低い含有量に
おさえれば、これに等しい効果を得ることができる。ま
た、薄膜層7-1、7-2をスパッタリング法で成膜するにあ
たり、基板温度を300℃以上にすると僅かながら微結晶
構造が点在することになり、ダングリンブボンド密度を
低下させてしまう。この結果、電極層群５、６との界面
で障壁の発生を招いてしまうので、基板温度を300℃以
下にすることが重要である。
は、水素を含有させないことが重要であるが、不純物と
して水素が混入した場合でも0.5％以下の低い含有量に
おさえれば、これに等しい効果を得ることができる。ま
た、薄膜層7-1、7-2をスパッタリング法で成膜するにあ
たり、基板温度を300℃以上にすると僅かながら微結晶
構造が点在することになり、ダングリンブボンド密度を
低下させてしまう。この結果、電極層群５、６との界面
で障壁の発生を招いてしまうので、基板温度を300℃以
下にすることが重要である。
【００２８】本発明は、図２に示すような、Si3N4等よ
り成るエッチングストッパ９を形成した構造の薄膜トラ
ンジスタに対しても同様の効果を得ることができる。
り成るエッチングストッパ９を形成した構造の薄膜トラ
ンジスタに対しても同様の効果を得ることができる。
【００２９】
【発明の効果】以上のように本発明によれば、薄膜トラ
ンジスタを構成するソース電極層と半導体層の界面、並
びに半導体層とドレイン電極層の界面において電気的障
壁の発生を防いでオーミック接続させることができ、ソ
ース電極層の電圧に基づいてドレイン電極層へ電荷を忠
実に輸送する性能を有するとともにその作製にあたり、
完全管理が容易な薄膜トランジスタおよびその製造方法
を提供することができ、その工業的価値は極めて高い。
ンジスタを構成するソース電極層と半導体層の界面、並
びに半導体層とドレイン電極層の界面において電気的障
壁の発生を防いでオーミック接続させることができ、ソ
ース電極層の電圧に基づいてドレイン電極層へ電荷を忠
実に輸送する性能を有するとともにその作製にあたり、
完全管理が容易な薄膜トランジスタおよびその製造方法
を提供することができ、その工業的価値は極めて高い。
【図１】本発明の薄膜トランジスタの一実施例の構成を
示す断面図
示す断面図
【図２】従来の薄膜トランジスタの構成を示す断面図
１ 絶縁性基板 ２ ゲート電極層 ３ ゲート絶縁体層 ４ 半導体層 ５ ソース電極層 ６ ドレイン電極層 ７ 薄膜層
Claims (3)
- 【請求項１】絶縁性基板上に設けたゲ−ト電極層と、前
記ゲ−ト電極層を覆うように設けたゲ−ト絶縁体層と、
前記ゲ−ト絶縁体層上に前記ゲ−ト電極層に対向するよ
うに設けたＳｉを主成分とする半導体層と、前記半導体
層の一部を覆い、かつ互いに離間して設けたソ−ス電極
層とドレイン電極層を有した薄膜トランジスタであっ
て、前記半導体層と前記ソ−ス電極層との界面、および
前記半導体層と前記ドレイン電極層との界面にノンド−
プのアモルファスＳｉより成り、かつ水素を含有しない
薄膜層を設けて成ることを特徴とする薄膜トランジス
タ。 - 【請求項２】薄膜層において、そのダングリングボンド
密度がＥＳＲスピン密度分析で1019/cm3 以上である請
求項１記載の薄膜トランジスタ。 - 【請求項３】絶縁性基板上にゲート電極層を形成する工
程と、前記ゲート電極層を覆うようにゲート絶縁体層を
形成する工程と、前記ゲ−ト絶縁体層上に前記ゲ−ト電
極層に対向するようにＳｉを主成分とする半導体層を形
成する工程と、前記半導体層の一部を覆い、かつ互いに
離間して設けたノンド−プのアモルファスＳｉより成
り、かつ水素を含有しない２個の薄膜層と、前記薄膜層
上にそれぞれソ−ス電極層とドレイン電極層を形成する
工程とを有してなり、前記薄膜層の形成において、Ｓｉ
を主成分としたスパッタターゲットを用い、アルゴンガ
ス中でスパッタリング成膜を行って水素を含有しないア
モルファスＳｉより成る薄膜層を形成することを特徴と
する薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28592091A JP3141456B2 (ja) | 1991-10-31 | 1991-10-31 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28592091A JP3141456B2 (ja) | 1991-10-31 | 1991-10-31 | 薄膜トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129331A true JPH05129331A (ja) | 1993-05-25 |
| JP3141456B2 JP3141456B2 (ja) | 2001-03-05 |
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ID=17697731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28592091A Expired - Fee Related JP3141456B2 (ja) | 1991-10-31 | 1991-10-31 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3141456B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013149953A (ja) * | 2011-12-20 | 2013-08-01 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
| JP2016058746A (ja) * | 2011-06-17 | 2016-04-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9759465B2 (en) | 2011-12-27 | 2017-09-12 | Carrier Corporation | Air conditioner self-charging and charge monitoring system |
-
1991
- 1991-10-31 JP JP28592091A patent/JP3141456B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016058746A (ja) * | 2011-06-17 | 2016-04-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9601636B2 (en) | 2011-06-17 | 2017-03-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2013149953A (ja) * | 2011-12-20 | 2013-08-01 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3141456B2 (ja) | 2001-03-05 |
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