KR940004420B1 - 박막트랜지스터 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명의 제1실시예에 관한 박막트랜지스터의 단면도.
제2a∼e도는 제1도에 도시한 박막트랜지스터의 제조공정단면도.
제3도는 제1도에 도시한 박막트랜지스터의 막형성시간과 원료가스와의 관계를 나타내는 그래프.
제4도는 제1도에 도시한 박막트랜지스터 막중의 질소농도를 나타낸 그래프.
제5도는 본 발명의 제2실시예에 관한 박막트랜지스터 막중의 질소농도를 나타낸 그래프.
제6a∼e도는 본 발명의 제3실시예에 관한 박막트랜지스터의 제조공정단면도.
제7도는 상기 박막트랜지스터의 질소도핑된 a-Si막과 n+a-Si막 질소농도와의에칭속도를 CF4의 유량비를 파라미터로하여 나타낸 그래프.
제8도는 본 발명의 제4실시예에 관한 박막트랜지스터의 단면도.
제9도는 본 발명을 동일 평면형 박막트랜지스터에 적용한 제5실시예를 나타낸 단면도.
[산업상의 이용분야]
본 발명은 실리콘활성층을 이용한 박막트랜지스터에 관한 것이다.
[종래의 기술 및 문제점]
전기적인 루미네센스(Electro luminescence), 발광다이오드, 플라즈마, 형광표시, 액정등의 표시디바이스는 표시부의 박형화(薄型化)가 가능하여 계측기기, 사무기기나 컴퓨터등의 단말표시장치 혹은 특수한 표시장치로서의 용도로서 요구가 늘어나고 있다. 이들중에서 박막트랜지스터의 스위칭소자 매트릭스어레이(Matrix array)를 이용한 전기적인 루미네센스나 액정표시장치는 저소비전력화나 저비용화가 가능하기 때문에 표시디바이스로서 주목되고 있다.
이와 같은 스위칭트랜지스터의 재료로서는 단결정, 다결정, 비결정상태의 Si, CdSe, Te, Cds등이 이용되고 있다. 이 중에서도 다결정반도체나 비결정반도체는 저온프로세스의 박막기술을 적용할 수 있기 때문에 유리기판등의 비교적 저온에서 취급하는 것이 필요한 기판상에도 스위칭트랜지스터의 동작 매트릭스소자를 형성할 수 있게 된다. 따라서 저 가격으로 큰 면적의 표시장치를 실용화할 있게 되었다.
이런 종류의 박막트랜지스터(TFT)는 예컨대 일본국 특허공개공보(특개소 58-102560)에 표시되어 있다.
상기 종래의 TFT에서는 활성층 및 오믹(Ohmic) 접촉층으로의 비결정 실리콘(a-Si)막의 형성은 이들간에 보호막(소스 및 드레인전극을 분리형성하기 위한 에칭처리 할 때에 기여함)의 성막(成膜)과 패터닝공정이 들어가 있기 때문에 연속성막이 불가능하다. 그 결과, 보호막 패터닝을 할 때 활성층도 같이 에칭되고, 그로인해 활성층과 오믹접속층과의 접합이 불량하게 되어, 양호한 오믹접속층이 되지 않아 TFT 특성이 악화되는 문제가 있다.
또한, 보호막을 만들지 않은 상태에서 활성층과 오믹접속층을 연속성막하여 오믹접속층을 패터닝하는 수단을 이용하면, 오믹접속층을 패터닝할 때에 활성층이 에칭되기 때문에 활성층이 막두께를 두껍게 하는 것이 필요하게 된다. 이 때문에 막형성 프로세스에 시간이 낭비 되거나, TFT가 항상 ON 상태로 되거나 하여, TFT 특성의 재현성이 나쁘게 되어, 제품의 생산성과 원료에 대한 제품의 비율이 저하되는 문제가 있다.
상술한 바와 같이 종래의 TFT에서는 활성층과 오믹접속층을 연속형성할 수 없으며, 보호막형성을 할 때 활성층에 손상을 주기 때문에 이들 층사이로 완전한 오믹접속층을 취하는 것이 곤란하여 TFT 특성이 불량하게 되는 문제가 있다.
[발명의 목적]
본 발명은 상기한 문제점을 해결하기 위해 이루어진 것으로서, 활성층과 오믹접촉층과의 접속저항을 개선하여 TFT 특성의 개선과 대량생산성의 향상을 도모한 박막트랜지스터를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 실현하기 위한 본 발명의 박막트랜지스터는 실리콘활성층과, 상기 활성층의 소스영역 및 드레인영역의 표면에 형성된 질소도핑된 실리콘막으로 구성되는 보조막수단, 상기 보조막수단에 접속하는 소스오믹접속층 및 드레인오믹접속층, 각 오믹접속층에 접속되는 소스전극 및 드레인전극 및, 상기 활성층의 채널영역과 게이트절연막을 통하여 대향하는 게이트전극 등을 구비한다.
바람직한 형태에 있어서, 상기 활성층이 마이크로 크리스탈 실리콘(Micro crystal silicon) 혹은 비결정실리콘으로부터 형성된다.
상기 보조막수단의 질소농도는 1×1018∼1020atoms/cc이다. 상기 보조막수단과 실질적으로 같은 조직의 보조막수단이(may) 상기 활성층채널영역의 표면에도 형성되고, 또한 이것이 상기 활성층의 소스영역 및 드레인영역의 상기 보조막수단과 일체적으로 형성되어 있다.
본 발명에 관한 구조는 역스태거형(逆stagger型)과 스태거형 및 동일 평면형의 트랜지스터에 적용가능하게 된다.
[작용]
상기한 구성으로 된 본 발명의 박막트랜지스터에 의하면, 활성층이 질소도핑된 실리콘막으로 구성되는 보조막수단을 갖추고 있기 때문에 전기전도율의 저하를 초래하지 않아 활성층의 내에칭성(耐Etching性)을 향상시킬 수 있다. 그 결과, 보호막, 소스, 드레인전극등을 형성하는 경우의 에칭에서 활성층표면이 받은 손상은 종래에 비해 큰 폭으로 작게 되기 때문에 활성층과 오믹접속층과의 접합상태가 양호하게 되어, TFT 특성이 개선된다.
[실시예]
이하, 도면을 참조하여 본 발명에 따른 실시예를 설명한다.
제1도에는 본 발명의 제1실시예에 관한 박막트랜지스터의 단면도를 나타내고 있다.
유리기판으로 구성되는 투광성절연기판(透光性絶緣基板; 1)상에는 두께가 약 200nm의 Ta 혹은 MoTa 합금등의 금속막에 의한 게이트전극(2)이 설치되어 있다. 상기 기판(1)상에는 CVD법에 의해 형성된 두께가 약 300nm의 제1세이트절연막인 실리콘산화막(3)이 게이트전극(2)을 피복하여 설치되어 있다. 또한 제2게이트절연막인 질화(窒化) 실리콘막(4)이 실리콘산화막(3)상에 두께가 약 50nm로 쌓여져 퇴적되어 있다.
이 질화실리콘막(4)상에는 광(光) CVD법에 의해 활성층으로 형성된 두께가 약 50nm인 도핑 않된 a-Si막(5)과 암모니아가스를 원료가스로 첨가하여 형성된 두께가 약 10nm인 질소도핑된 a-Si막(6 ; 질소농도 1×1018atoms/cc)이 순차퇴적되어 있다. 게이트전극(2) 상방의 질소도핑된 a-Si막(6) 표면에는 보호막(7)인 두께가 약 100nm인 실리콘질화막(Silicon 窒化膜)이 설치되어 있다. 질소도핑된 a-Si막(6)에는 소정거리를 두고서 두께가 약 1μm인 Mo과 Al막과의 퇴적층막인 소스전극(9)과 드레인전극(10)이 형성되어 있다. 소스전극(9)과 드레인전극(10) 및 질소도핑된 a-Si막(6)의 사이에는 플라즈마 CVD법에 의해 형성된 오믹접속중인 두께가 약 50nm의 n+a-Si막(8)이 설치되어 있다.
제2a∼e도는 상기 박막트랜지스터의 제조공정을 나타낸 도면이다. 제2a도는 기판(1)상에 게이트전극(2)를 형성하는 공정과, 제2b도는 게이트절연막으로 되는 실리콘산화막(3)과 실리콘질화막(4)을 형성하는 공정, 제2c도는 활성층으로되는 도핑 않된 a-Si막(5)과 질소도핑된 a-Si막(6)을 형성하는 공정, 제2d도는 보호막(7)의 패터닝 공정 및, 제2e도는 Mo막과 Al막으로 구성되는 전극금속을 스퍼터링(Sputtering)하고 이것을 패터닝하여 소스전극(9)과 드레인전극(10)을 형성하는 공정을 나타낸다.
상기 제조공정에서 질소도핑된 a-Si막(6)의 형성은 제3도에 나타낸 바와 같이 도핑 않된 a-Si막(5)의 막두께가 약 50nm로 형성된 시점(t1)에서 일정량의 암모니아가스를 반응실에 도입시킴에 의해 행해지고 있다. 또는, 상기 층중에서 질소농도를 평가한 바, 제4도에 나타냄과 같이 일정농도의 질소를 포함하는 질소 도핑된 a-Si막(6)이 형성되어 있는 것이 확인된다. 본 발명자등의 실험에 의하면, 질소농도가 1×1020atoms/cc를 넘는 a-Si막은 급격하게 절연막화되지만, 질소농도가 5×1017∼5×1019atoms/cc 정도의 a-Si막은 접속저항의 저감에 유효한 것으로 확인되어 지고 있다. 또한, 질소도핑된 a-Si막(6)의 막두께를 얇게하여 활성층과 오믹접속층과의 경계면근방의 질소농도가 높게 되면 접속층저항이 저감되는 것을 확인할 수 있다.
또한, 이상의 도핑되지 않은 a-Si막(5)과 질소도핑된 a-Si막(6)을 CVD법 및 플라즈마 CVD법으로 형성해 본 바, 광(光) CVD법과 플라즈마 CVD법과 같이 플라즈마중의 전하입자에 의한 손상이 도핑 않된 a-Si막(5)과 질소도핑된 a-Si막(6)과의 경계면에 생기지 않기 때문에 경계면 특성이 개선되어 TFT의 전계효과 이동도가 증대되는 것을 확인할 수 있다.
이와 같은 구조의 박막트랜지스터는 종래 구조와 비교하여 활성층과 소스전극(9) 및 드레인전극(10) 사이의 전기적인 접촉이 개선되어 보다 양호한 TFT 특성이 얻어진다.
다음으로, 본 발명의 제2실시예에 관한 박막트랜지스터를 설명한다. 이 실시예가 먼저 설명한 제1실시예와 차이점은 a-Si 대신에 미결정실리콘(μc-Si)을 재료로 이용하여 활성층을 형성한 것에 있다. 따라서, 단면도는 제1도와 같게 된 것으로써, 제1도를 인용하여 설명을 행한다.
제조공정에 따라 설명하면, 최초 유리기판으로 구성되는 투과성절연기판(1)상에 두께가 약 250nm인 MoTa 혹은 MoTaCu 합금등의 금속막을 이용하여 게이트전극(2)를 형성한다. 다음으로 제1게이트절연막인 두께가 약 250nm인 실리콘산화막(3)을 열 CVD법에 의해 게이트전극(2)이 피복되도록 설치되어 있다. 또는, 제2게이트절연막인 두께가 약 50nm인 실리콘산화막(4)과 활성층으로 되는 두께가 약 50nm인 미결정실리콘막(5; μc-Si막) 및 두께가 약 10nm인 질소도핑된 a-Si막(6 ; 질소농도 1×1018atoms/cc)을 순차 형성한다.
그리고, 이 질소도핑된 a-Si막(6)상에 보호막(7)으로부터 되는 두께 약 100nm의 실리콘 질소막을 형성한다. 이상의 절연막(4) 및 μc-Si막(5), 질소도핑된 a-Si막(6)은 플라즈마 CVD법 혹은 광 CVD법에 의해 형성된다. 특히, 활성층으로되는 μc-Si막(5)과 질소도핑된 a-Si막(6)의 형성에는 광 CVD법을 이용하는 것이 바람직하다.
다음으로 보호막(7)을 패터닝하여 질소도핑된 a-Si막(6)의 일부를 노출시킨다. 그후, 예컨대 플라즈마 CVD법을 이용하여 오믹접속층으로 되는 두께가 약 50nm인 n+a-Si막(8)을 형성한다. 그리고, 스퍼터링법에 의해 n+a-Si막(8)상에 두께가 약 1μm인 CrAl 합금막을 형성하고, 이것을 패터닝함에 의해 소스전극(9)와 드레인전극(10)을 형성하여 TFT가 완성된다.
또한, 질소도핑된 a-Si막(6)중의 질소농도는 제5도에 나타낸 것과 같은 막두께방향의 농도분포를 가지고 있다.
이와 같은 구성의 박막트랜지스터에서는 활성층으로 a-Si막보다도 전자이동도가 큰 μc/Si막이 이용되어지고 있기 때문에 오믹접속특성이 개선되어 TFT의 전계효과 이동도가 비약적으로 증대된다.
제6a도∼e도에는 본 발명의 제3실시예에 관한 박막트랜지스터의 제조공정단면도를 나타내고 있다. 또한 제1도와 동일 기능부에는 동일부호를 부쳐 상세한 설명은 생략했다.
이 실시예가 먼저 설명한 먼저 설명한 제1실시예와 다른 점은 보호막(7)인 실리콘질화막을 설치하지 않고, 도핑않된 a-Si막(5)과 질소도핑된 a-Si막(6) 및 n+a-Si막(8)을 연속성막하여 질소도핑된 a-Si막(6)을 에칭 보호막으로 이용하여 n+a-Si막(8)을 패터닝하고 있는 것에 있다.
이것을 제조공정에 따라 설명하면, 제일 먼저 제6a도에 나타냄과 같이 유리기판으로 구성되는 투과성절연기판(1)상에 두께가 약 250nm인 MoTa 혹은 MoTaCu 합금등의 금속막을 이용하여 게이트전극(2)를 형성한다.
다음으로 제6b도에 나타낸 바와 같이 게이트전극(2)이 형성된 기판(1)상에 CVD법을 이용하여 두께가 약 250nm인 실리콘산화막(3)과 두께가 약 50nm인 질화실리콘막(4)를 순차퇴적한다.
다음으로, 제6c도에 나타낸 바와 같이 플라즈마 CVD법 또는 광 CVD법을 이용하여 질화실리콘막(4)상에 활성층으로 되는 두께가 약 50nm인 도핑않된 a-Si막(5)와 두께가 약 10nm인 질소도핑된 a-Si막(6; 질소농도 1×1018atoms/cc)을 퇴적한다. 이후, 플라즈마 CVD법을 이용하여 오믹접속층으로 되는 두께가 약 50nm인 n+a-Si막(8)을 질소도핑된 a-Si막(6)상에 형성한다. 또한, 질소도핑된 a-Si막(6)의 형성은 제1실시예와 동일하게 도핑않된 a-Si막(5)의 막두께가 약 50nm로 된 시점에서 일정량의 암모니아가스를 반응실에 도입시키는 것에 의해 행해진다.
다음으로, 제6d도에 나타낸 바와 같이 스퍼터링법을 이용하여 두께가 약 50nm인 Mo막과 두께가 약 1μm인 Al막으로 구성되는 금속퇴적막(11)을 n-a-Si막(8)상에 퇴적한다.
마지막으로, 제6e도에 나타낸 바와 같이 금속퇴적층(11)과 n+a-Si막(8)을 마이크로파려기에칭장치(Micro 波勵起 Etching 裝置)를 이용하여 패터닝하고, 소스전극(9)과 드레인전극(10)을 형성하여 박막트랜지스터가 완성된다.
또한, 에칭가스로서는 유량 200SCCM의 CF₄와 유량 50SCCM의 O₂를 이용하여 에칭실내의 압력을 30Pa로 하고, 마이크로파의 전력을 600W로서 에칭을 행한다.
제7도에서 상술한 에칭에 관해서 질소도핑된 a-Si막(6) 및 n+a-Si막(8) 각각의 에칭속도를 에칭가스 총유량(250SCCM)중에 CF4가 차지하고 있는 유량을 파라미터로 나타낸 그래프가 도시되어 있다. 이 그래프에서 알 수 있는 바와 같이 CF₄유량이 80%인 경우, 즉 CF₄의 유량이 200SCCM의 경우 질소도핑된 a-Si막(6)의 에칭속도에 대응하는 n+a-Si막(8)의 에칭속도의 비율이 약 10으로 된다.
따라서, 이와 같은 구성의 박막트랜지스터에서는 질소도핑된 a-Si막(6)과 n+a-Si막(8)과의 에칭선택비는 충분히 높게 취할 수가 있기 때문에 질소도핑된 a-Si막(6)을 보호막으로서 이용할 수 있다. 그 결과 도핑않된 a-Si막(5)의 박막화가 가능하게 되어 막형성시간의 단축화가 도모된다. 더구나, 종래예 혹은 제1실시예와 같이 보호막(7)을 형성할 필요가 없기 때문에 에칭공정수의 저감화가 도모된다. 따라서, 대량생산성이 향상된다.
그리고 연속된 퇴적공정에 의해 도핑않된 a-Si막(5)과 질소도핑된 a-Si막(6) 및 n+a-Si막(8)을 형성할 수 있기 때문에 각각의 경계면을 커린(Curine)으로 피복할 수가 있고, 도핑 않된 a-Si(5)와 질소도핑된 a-Si막(6)과의 사이와, 질소도핑된 a-Si막(6)과 n+a-Si막과의 사이의 접속을 양호하게 할 수 있다.
제8도는 본 발명의 제4실시예에 관한 박막트랜지스터의 단면도이다. 이것은 본 발명을 스태거형의 박막트랜지스터에 적용시킨 것이다. 이것을 제조공정에 따라 설명한다.
먼저, 유리기판으로 구성되는 투광성절연기판(1)상에 진공증착에 의해 두께가 약1μm의 CrAl 합금막을 형성한다. 이 CrAl 합금막상에 플라즈마 CVD법을 이용하여 오막접속층으로 되는 두께가 약 50nm인 n-a-Si막(8)과 두께가 약 10nm인 질소도핑된 a-Si막(6; 질소농도 1×1018atoms/cc)을 순차형성하여, 이것들을 패터닝함에 의해 소스전극(9)과 드레인전극(10)을 형성한다. 다음으로 활성층으로 되는 다결정실리콘막(12)을 약 250nm 형성한다. 또한, 제2절연막인 두께가 약 50nm인 실리콘산화막(4)을 형성하고, 절연막인 두께가 약 100nm인 탄탈산화막(酸化膜; 13)을 형성한다. 그리고, 스퍼터링법을 이용하여 두께 약 250nm인 Mo등의 금속막을 설치한다. 마지막으로 이 금속막을 패터닝함에 의해 게이트전극(2)을 형성하여 TFT가 완성된다.
이와 같은 구조의 스태거형의 박막트랜지스터는 종래의 그것과 비교하여 소스전극(9)과 드레인전극(10)과의 오믹접속층이 대폭개선되어 양호한 TFT 특성을 나타냄을 확인했다.
본 발명은 상기 실시예에 한정되지 않는 바, 예를들어 제1∼제3실시예에서는 역스태거형을 나타내고 제4실시예에서는 스태거형을 나타냈지만, 본 발명은 동일 평면형 TFT에도 적용할 수 있다. 이와 같이 본 발명의 구성과 제조법을 동일 평면형 TFT에 적용한 실시예의 구조를 제9도에 나타내었는 바, 제9도에서 제1도에 대응하는 부분에는 동일부호를 붙여 나타내었다. 또한, 본 발명에 사용하는 절연막은 실리콘카바이드(Silicon Carbide)등에도 좋다. 그의 본 발명의 요지를 벗어나지 않은 범위에서 여러 가지로 변형하여 실시할 수 있다.
이상과 같이 본 실시예에는 활성층중의 질소핑이된 a-Si막과 오믹접속층이 접합되는 구성을 갖춤으로써, 접속저항의 저감과 막형성시간의 단축이 가능하게 되고, 이것에 의해 신뢰성이 높은 트랜지스터의 대량생산이 가능하게 된다.
[발명의 효과]
상술한 박막트랜지스터의 제조방법에 의하면, 비단결정실리콘에 질소를 포함하여 비단결정실리콘막의 내에칭성을 시킨 것으로서, 비단결정실리콘막과 오믹접속층과의 접합상태가 양호하게 되어 TFT 특성이 개선된다. 또는 TFT가 항상 ON 상태로 되는 등의 비단결정실리콘의 막두께화에 기인하는 나쁜 결과를 초래함이 없이, 비단결정실리콘막에서 오믹접속층까지의 연속완성을 행할 수가 있다. 따라서, 보호막을 형성하여 패터닝하는 공정을 생략할 수 있으며, 더구나 연속성막의 결과 질소를 포함한 비(非) 단결정실리콘과 접속층과의 경계면상태도 개선되어 신뢰성과 대량생산성이 향상된다.
Claims (10)
- 실리콘활성층(5)과, 이 실리콘활성층(5)의 소스영역 및 드레인영역의 표면에 형성됨과 더불어 질소도핑된 실리콘막으로 구성되는 보조막수단, 이 보조막수단에 접속되는 소오스막접속층 및 드레인오믹접속층, 각 오믹접속층(8)에 접속되는 소스전극(9) 및 드레인전극(10) 및, 상기 실리콘활성층(5)의 채널영역과 게이트절연막을 통해서 대향하는 게이트전극을 구비하여 구성된 것을 특징으로 하는 박막트랜지스터.
- 제1항에 있어서, 상기 보조막수단의 질소농도가 5×1017atoms/cc 내지 1×1020atoms/cc인 것을 특징으로 하는 박막트랜지스터.
- 제1항에 있어서, 상기 보조막수단과 실질적으로 동일한 조성의 보조막수단이 상기 활성층의 채널영역의 표면에도 형성되고, 이것이 상기 활성층의 소스영역 및 드레인영역의 상기 보조막수단과 일체적으로 형성되어진 것을 특징으로 하는 박막트랜지스터.
- 제1항에 있어서, 상기 보조막수단이 상기 활성층이 소스영역과 드레인영역으로 분리되어 형성되는 것을 특징으로 하는 박막트랜지스터.
- 제1항에 있어서, 상기 활성층이 마이크로 크리스탈실리콘으로 형성되는 것을 특징으로 하는 박막트랜지스터.
- 제1항에 있어서, 상기 활성층이 비결정실리콘으로 형성되는 것을 특징으로 하는 박막트랜지스터.
- 제3항에 있어서, 상기 박막트랜지스터가 역스태거형 트랜지스터인 것을 특징으로 하는 박막트랜지스터.
- 제7항에 있어서, 상기 활성층의 채널영역의 상기 보조막수단을 피복하는 실리콘산화막을 추가로 포함하여 구성된 것을 특징으로 하는 박막트랜지스터.
- 제3항에 있어서, 상기 박막트랜지스터가 동일 평면형 트랜지스터인 것을 특징으로 하는 박막트랜지스터.
- 제4항에 있어서, 상기 박막트랜지스터가 스태거형 트랜지스터인 것을 특징으로 하는 박막트랜지스터.
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