JPH08201851A - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
- Publication number
- JPH08201851A JPH08201851A JP1473395A JP1473395A JPH08201851A JP H08201851 A JPH08201851 A JP H08201851A JP 1473395 A JP1473395 A JP 1473395A JP 1473395 A JP1473395 A JP 1473395A JP H08201851 A JPH08201851 A JP H08201851A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- signal line
- electrode
- semiconductor layer
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000000758 substrate Substances 0.000 title claims description 84
- 239000011159 matrix material Substances 0.000 title claims description 60
- 239000010410 layer Substances 0.000 claims abstract description 308
- 239000010408 film Substances 0.000 claims abstract description 144
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 87
- 239000010703 silicon Substances 0.000 claims abstract description 87
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 86
- 239000010409 thin film Substances 0.000 claims abstract description 35
- 239000002356 single layer Substances 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims description 88
- 230000001681 protective effect Effects 0.000 claims description 30
- 238000000059 patterning Methods 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 8
- 239000011241 protective layer Substances 0.000 claims description 3
- 230000007547 defect Effects 0.000 abstract description 16
- 229910021424 microcrystalline silicon Inorganic materials 0.000 abstract description 16
- 238000002425 crystallisation Methods 0.000 abstract 1
- 230000008025 crystallization Effects 0.000 abstract 1
- 239000013078 crystal Substances 0.000 description 19
- 229910021417 amorphous silicon Inorganic materials 0.000 description 17
- 238000010586 diagram Methods 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229910021578 Iron(III) chloride Inorganic materials 0.000 description 1
- 101100489577 Solanum lycopersicum TFT10 gene Proteins 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 210000002858 crystal cell Anatomy 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- RBTARNINKXHZNM-UHFFFAOYSA-K iron trichloride Chemical compound Cl[Fe](Cl)Cl RBTARNINKXHZNM-UHFFFAOYSA-K 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000013081 microcrystal Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Nonlinear Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Chemical & Material Sciences (AREA)
- Mathematical Physics (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】
【目的】 ソース信号線及び絵素電極を構成する単層の
ＩＴＯ膜１６ａ，１６ｂが、その下地導電層の結晶構造
に起因して絵素ＴＦＴ１０１のゲート電極１１による段
差部にて断線しやすくなるのを回避しつつ、絵素ＴＦＴ
１０１のソース電極１０１ａ，ドレイン電極１０１ｂを
構成する導電層の結晶性の改善によりオン電流の増大を
図る。 【構成】 ＩＴＯ薄膜１６ａ，１６ｂの下地となる、ソ
ース電極１０１ａ，ドレイン電極１０１ｂを構成するｎ
+シリコン層を、下層側の微結晶シリコン層１５と上層
側の非晶質シリコン層２５からなる２層構造とした。
ＩＴＯ膜１６ａ，１６ｂが、その下地導電層の結晶構造
に起因して絵素ＴＦＴ１０１のゲート電極１１による段
差部にて断線しやすくなるのを回避しつつ、絵素ＴＦＴ
１０１のソース電極１０１ａ，ドレイン電極１０１ｂを
構成する導電層の結晶性の改善によりオン電流の増大を
図る。 【構成】 ＩＴＯ薄膜１６ａ，１６ｂの下地となる、ソ
ース電極１０１ａ，ドレイン電極１０１ｂを構成するｎ
+シリコン層を、下層側の微結晶シリコン層１５と上層
側の非晶質シリコン層２５からなる２層構造とした。
Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリクス基
板に関し、特に該基板に搭載されている薄膜トランジス
タ（以下、ＴＦＴという。）の電極構造、及びソース信
号線の構造に関するものである。
板に関し、特に該基板に搭載されている薄膜トランジス
タ（以下、ＴＦＴという。）の電極構造、及びソース信
号線の構造に関するものである。
【０００２】
【従来の技術】図２は、スイッチング素子としてＴＦＴ
を用いたアクティブマトリクス基板の構成の一例を示し
ており、図において、１００はアクティブマトリクス基
板で、その基板本体である絶縁性基板１０上には、絵素
電極がスイッチング素子である絵素ＴＦＴ２とともにマ
トリクス状に配置されており、さらに各スイッチング素
子２毎に絵素容量１が配置されている。
を用いたアクティブマトリクス基板の構成の一例を示し
ており、図において、１００はアクティブマトリクス基
板で、その基板本体である絶縁性基板１０上には、絵素
電極がスイッチング素子である絵素ＴＦＴ２とともにマ
トリクス状に配置されており、さらに各スイッチング素
子２毎に絵素容量１が配置されている。
【０００３】また、上記絶縁性基板１０には、上記スイ
ッチング素子２の各行に対応させてゲート信号線３が複
数配置されており、各ゲート信号線３は対応する絵素Ｔ
ＦＴ２のゲート電極に接続され、該ゲート信号線３から
の信号により絵素ＴＦＴ２がオンオフ制御されるように
なっている。さらに上記絶縁性基板１０には、ソース信
号線５が上記スイッチング素子の各列に対応させて複数
配置されており、各ソース信号線５は、対応する絵素Ｔ
ＦＴ２のソース電極に接続され、該ソース電極には基板
外部からのビデオ信号が入力されるようになっている。
ッチング素子２の各行に対応させてゲート信号線３が複
数配置されており、各ゲート信号線３は対応する絵素Ｔ
ＦＴ２のゲート電極に接続され、該ゲート信号線３から
の信号により絵素ＴＦＴ２がオンオフ制御されるように
なっている。さらに上記絶縁性基板１０には、ソース信
号線５が上記スイッチング素子の各列に対応させて複数
配置されており、各ソース信号線５は、対応する絵素Ｔ
ＦＴ２のソース電極に接続され、該ソース電極には基板
外部からのビデオ信号が入力されるようになっている。
【０００４】ここで、上記絵素ＴＦＴ２のドレイン電極
には、絵素電極、及び絵素容量１の一方の端子が接続さ
れ、各絵素容量１のもう一方の端子は、上記ゲート信号
線３毎にこれと平行に配設された絵素容量配線４に接続
されている。なお、この絵素容量配線４は、液晶パネル
が組み立てられた状態，つまり本アクティブマトリクス
基板１００に対向するよう対向基板が配置され、該両基
板間に液晶が封入されて、各絵素電極に対応して液晶セ
ルが形成された状態では、該対向基板上の対向電極と接
続されるものである。また配線６は、アクティブマトリ
クス基板の製造プロセスにおける薄膜トランジスタの静
電破壊を防ぐために設けられている。つまりこの配線６
は、アクティブマトリクス基板の製造段階では、ゲート
信号線３及びソース信号線５、並びに各絵素容量配線４
に接続された配線４ａに接続されており、アクティブマ
トリクス基板が完成された状態では、各ゲート信号線
３，各ソース信号線５及び配線４ａが相互間で絶縁され
るよう分離されるものである。
には、絵素電極、及び絵素容量１の一方の端子が接続さ
れ、各絵素容量１のもう一方の端子は、上記ゲート信号
線３毎にこれと平行に配設された絵素容量配線４に接続
されている。なお、この絵素容量配線４は、液晶パネル
が組み立てられた状態，つまり本アクティブマトリクス
基板１００に対向するよう対向基板が配置され、該両基
板間に液晶が封入されて、各絵素電極に対応して液晶セ
ルが形成された状態では、該対向基板上の対向電極と接
続されるものである。また配線６は、アクティブマトリ
クス基板の製造プロセスにおける薄膜トランジスタの静
電破壊を防ぐために設けられている。つまりこの配線６
は、アクティブマトリクス基板の製造段階では、ゲート
信号線３及びソース信号線５、並びに各絵素容量配線４
に接続された配線４ａに接続されており、アクティブマ
トリクス基板が完成された状態では、各ゲート信号線
３，各ソース信号線５及び配線４ａが相互間で絶縁され
るよう分離されるものである。
【０００５】図３は、このようなアクティブマトリクス
基板の断面構造を説明するための図であり、該基板のＴ
ＦＴが配置されている部分の断面構造を示している。こ
こではＴＦＴ２は逆スタガー型の構成となっている。つ
まり、該ＴＦＴ２を構成するゲート電極１１は絶縁性基
板１０上に形成され、該絶縁性基板１０には、該ゲート
電極１１を覆うようゲート絶縁層１２が形成されてい
る。該ゲート絶縁層１２上のゲート電極１１に対向する
部分には、ＴＦＴの半導体領域１３となる非晶質または
多結晶シリコン層が形成され、該半導体領域１３の両側
部分上にＴＦＴのソース電極，ドレイン電極となる微結
晶ｎ型シリコン層１５ａ，１５ｂが形成されている。ま
た該半導体領域１３の中央部分上には、該ソース，ドレ
イン電極間に露出するＴＦＴのチャネル領域を保護する
チャネル保護膜１４が形成されている。
基板の断面構造を説明するための図であり、該基板のＴ
ＦＴが配置されている部分の断面構造を示している。こ
こではＴＦＴ２は逆スタガー型の構成となっている。つ
まり、該ＴＦＴ２を構成するゲート電極１１は絶縁性基
板１０上に形成され、該絶縁性基板１０には、該ゲート
電極１１を覆うようゲート絶縁層１２が形成されてい
る。該ゲート絶縁層１２上のゲート電極１１に対向する
部分には、ＴＦＴの半導体領域１３となる非晶質または
多結晶シリコン層が形成され、該半導体領域１３の両側
部分上にＴＦＴのソース電極，ドレイン電極となる微結
晶ｎ型シリコン層１５ａ，１５ｂが形成されている。ま
た該半導体領域１３の中央部分上には、該ソース，ドレ
イン電極間に露出するＴＦＴのチャネル領域を保護する
チャネル保護膜１４が形成されている。
【０００６】そして、上記ゲート絶縁層１２及び微結晶
ｎ型シリコン層１５ａ，１５ｂ上には、上記ソース信号
線５及び絵素電極を構成する透明導電層（ＩＴＯ）１６
ａ及び１６ｂが形成されており、さらにこの絶縁性基板
１０のＴＦＴ２が配置されている部分は保護膜としての
絶縁層１７により覆われている。ここで、上記絵素電極
及びソース信号線５は同一のＩＴＯ膜をパターニングし
て形成されている。
ｎ型シリコン層１５ａ，１５ｂ上には、上記ソース信号
線５及び絵素電極を構成する透明導電層（ＩＴＯ）１６
ａ及び１６ｂが形成されており、さらにこの絶縁性基板
１０のＴＦＴ２が配置されている部分は保護膜としての
絶縁層１７により覆われている。ここで、上記絵素電極
及びソース信号線５は同一のＩＴＯ膜をパターニングし
て形成されている。
【０００７】このようにソース信号線と絵素電極とを同
一層のパターニングによって形成することにより、デバ
イスの作製工程を簡略化しコストを削減することができ
る。また、ＴＦＴのソース、ドレイン電極を微結晶ｎ型
シリコンを用いることによって電極内の電子の移動度が
増し、ＴＦＴのオン電流の増大を図ることができる。
一層のパターニングによって形成することにより、デバ
イスの作製工程を簡略化しコストを削減することができ
る。また、ＴＦＴのソース、ドレイン電極を微結晶ｎ型
シリコンを用いることによって電極内の電子の移動度が
増し、ＴＦＴのオン電流の増大を図ることができる。
【０００８】
【発明が解決しようとする課題】ところが、従来のアク
ティブマトリクス基板のように絵素ＴＦＴのソース電極
及びドレイン電極を微結晶ｎ+シリコン層を用いて構成
した場合、ソース信号線や絵素電極を構成するＩＴＯ膜
が微結晶ｎ+シリコン層の段差部付近で断線し、絵素欠
陥となることが多かった。
ティブマトリクス基板のように絵素ＴＦＴのソース電極
及びドレイン電極を微結晶ｎ+シリコン層を用いて構成
した場合、ソース信号線や絵素電極を構成するＩＴＯ膜
が微結晶ｎ+シリコン層の段差部付近で断線し、絵素欠
陥となることが多かった。
【０００９】以下このＩＴＯ膜の断線が生ずるメカニズ
ムについて説明する。
ムについて説明する。
【００１０】ｎ+シリコン層をこれが非晶質状態となる
条件で堆積した場合には、ｎ+シリコン層の内部には結
晶構造が生じないので、該ｎ+シリコン層は平坦な薄膜
状に形成される。一方、ｎ＋シリコン層をこれが微結晶
状態となるよう堆積した場合には、ｎ+シリコン層は微
結晶の集合体となる。この結果、ｎ+シリコン層の表面
には、微結晶構造に対応した細かな凹凸が発生する。
条件で堆積した場合には、ｎ+シリコン層の内部には結
晶構造が生じないので、該ｎ+シリコン層は平坦な薄膜
状に形成される。一方、ｎ＋シリコン層をこれが微結晶
状態となるよう堆積した場合には、ｎ+シリコン層は微
結晶の集合体となる。この結果、ｎ+シリコン層の表面
には、微結晶構造に対応した細かな凹凸が発生する。
【００１１】ところで、ソース信号線と絵素電極とを同
一導電層のパターニングによって形成する場合には、上
記ソース電極及びドレイン電極を構成するｎ+シリコン
層の上部にＩＴＯ膜が配置されることになるが、このＩ
ＴＯ膜では、その下地となる層の表面形状の相違により
その特性にも違いが生ずる。
一導電層のパターニングによって形成する場合には、上
記ソース電極及びドレイン電極を構成するｎ+シリコン
層の上部にＩＴＯ膜が配置されることになるが、このＩ
ＴＯ膜では、その下地となる層の表面形状の相違により
その特性にも違いが生ずる。
【００１２】例えば、非晶質ｎ+シリコン層上にＩＴＯ
薄膜を形成する場合は、ＣＶＤによって形成したシリコ
ン酸化膜やシリコン窒化膜上にＩＴＯ膜を形成する場合
と同様、下地層がほぼ平坦であるため、ＩＴＯ薄膜は大
きな結晶粒として成長する。一方、微結晶ｎ+シリコン
層上にＩＴＯ膜を形成する場合には、下地のｎ+シリコ
ン層の表面が凹凸形状になっているため、該ＩＴＯ膜の
結晶成長もその凹凸に対応したものとなる。この結果、
微結晶ｎ+シリコン層上に成長したＩＴＯ膜の結晶粒
は、非晶質ｎ+シリコン層上のものに比べて小さくな
る。
薄膜を形成する場合は、ＣＶＤによって形成したシリコ
ン酸化膜やシリコン窒化膜上にＩＴＯ膜を形成する場合
と同様、下地層がほぼ平坦であるため、ＩＴＯ薄膜は大
きな結晶粒として成長する。一方、微結晶ｎ+シリコン
層上にＩＴＯ膜を形成する場合には、下地のｎ+シリコ
ン層の表面が凹凸形状になっているため、該ＩＴＯ膜の
結晶成長もその凹凸に対応したものとなる。この結果、
微結晶ｎ+シリコン層上に成長したＩＴＯ膜の結晶粒
は、非晶質ｎ+シリコン層上のものに比べて小さくな
る。
【００１３】このような結晶粒の大きさの違いは膜特性
の差としても現れ、例えば、ＩＴＯ膜を塩化第二鉄溶液
を用いて４０℃でエッチングした場合のエッチレート
は、非晶質シリコン上のＩＴＯ膜では約８０オングスト
ローム／ｓｅｃであるのに対し、微結晶ｎ+シリコン上
のＩＴＯ膜では１１０オングストローム／ｓｅｃとな
る。このようなことから、微結晶ｎ+シリコン上のＩＴ
Ｏ膜は非晶質シリコン上のものに比べて結晶粒が小さい
ために緻密さに劣っていることが分かる。
の差としても現れ、例えば、ＩＴＯ膜を塩化第二鉄溶液
を用いて４０℃でエッチングした場合のエッチレート
は、非晶質シリコン上のＩＴＯ膜では約８０オングスト
ローム／ｓｅｃであるのに対し、微結晶ｎ+シリコン上
のＩＴＯ膜では１１０オングストローム／ｓｅｃとな
る。このようなことから、微結晶ｎ+シリコン上のＩＴ
Ｏ膜は非晶質シリコン上のものに比べて結晶粒が小さい
ために緻密さに劣っていることが分かる。
【００１４】さらに一般にこのような薄膜デバイスで
は、これを構成する薄膜が下地の段差部において特に弱
くなっており、この段差部分で異常エッチに起因する欠
陥が発生しやすい。
は、これを構成する薄膜が下地の段差部において特に弱
くなっており、この段差部分で異常エッチに起因する欠
陥が発生しやすい。
【００１５】その結果、ＴＦＴのソース，ドレイン電極
として微結晶ｎ+シリコンを用いた場合には、該電極上
にソース信号線及び絵素電極として形成されるＩＴＯ膜
が、微結晶シリコンの段差部において断線し、欠陥が発
生するという欠点があった。このような導電性薄膜の断
線は、アクティブマトリクス基板における絵素ＴＦＴの
部分では必ず問題となる点である。
として微結晶ｎ+シリコンを用いた場合には、該電極上
にソース信号線及び絵素電極として形成されるＩＴＯ膜
が、微結晶シリコンの段差部において断線し、欠陥が発
生するという欠点があった。このような導電性薄膜の断
線は、アクティブマトリクス基板における絵素ＴＦＴの
部分では必ず問題となる点である。
【００１６】また、このような導電性薄膜の断線は、上
記のようにアクティブマトリクス基板の絵素ＴＦＴ部分
だけでなく、ソース信号線の、ゲート信号線との交差部
においても問題となっている。
記のようにアクティブマトリクス基板の絵素ＴＦＴ部分
だけでなく、ソース信号線の、ゲート信号線との交差部
においても問題となっている。
【００１７】即ち、ゲート信号線３のエッジ部分には工
程途中の汚れや異物が付着しやすい。このような汚れ等
がゲート信号線３のエッジ部分に付着している状態で、
ゲート信号線３上にゲート絶縁膜を介して形成したＩＴ
Ｏ単層をパターニングしてソース信号線５を形成する場
合、ゲート信号線３のエッジ部の汚れや異物に起因す
る、ＩＴＯ膜の異常エッチングが生じ、断線欠陥を有す
るソース信号線５が形成されることとなる。
程途中の汚れや異物が付着しやすい。このような汚れ等
がゲート信号線３のエッジ部分に付着している状態で、
ゲート信号線３上にゲート絶縁膜を介して形成したＩＴ
Ｏ単層をパターニングしてソース信号線５を形成する場
合、ゲート信号線３のエッジ部の汚れや異物に起因す
る、ＩＴＯ膜の異常エッチングが生じ、断線欠陥を有す
るソース信号線５が形成されることとなる。
【００１８】この部分での断線に対する対策としては、
図４に示すように、ソース信号線５とゲート信号線３と
の交差部分にて、これらの間にｎ＋シリコン層７を介在
させた構造が一般に知られている。この構造では、ゲー
ト信号線３のエッジ部による段差部がｎ+シリコン層７
により覆われることとなり、該エッジ部に付着した異
物、汚れに起因するソース信号線の断線の発生を抑制す
ることができ、良品率を向上させることができる。ここ
で図４（ａ）は上記ソース信号線５とゲート信号線３の
交差部分を示す平面図、図４（ｂ）は図４（ａ）のIVｂ
−IVｂ線断面図、図４（ｃ）は図４（ａ）のIVｃ−IVｃ
線断面図である。
図４に示すように、ソース信号線５とゲート信号線３と
の交差部分にて、これらの間にｎ＋シリコン層７を介在
させた構造が一般に知られている。この構造では、ゲー
ト信号線３のエッジ部による段差部がｎ+シリコン層７
により覆われることとなり、該エッジ部に付着した異
物、汚れに起因するソース信号線の断線の発生を抑制す
ることができ、良品率を向上させることができる。ここ
で図４（ａ）は上記ソース信号線５とゲート信号線３の
交差部分を示す平面図、図４（ｂ）は図４（ａ）のIVｂ
−IVｂ線断面図、図４（ｃ）は図４（ａ）のIVｃ−IVｃ
線断面図である。
【００１９】しかしながら、上記段差部を覆うｎ+シリ
コン層７として微結晶シリコンを用い た場合には、上
述したようにソース信号線５を構成するＩＴＯ膜の膜特
性が劣化するため、このソース信号線５、ゲート信号線
３との交差部における段差部では、ソース信号線の断線
欠陥が起こりやすくなるという新たな問題がある。
コン層７として微結晶シリコンを用い た場合には、上
述したようにソース信号線５を構成するＩＴＯ膜の膜特
性が劣化するため、このソース信号線５、ゲート信号線
３との交差部における段差部では、ソース信号線の断線
欠陥が起こりやすくなるという新たな問題がある。
【００２０】本発明はこのような問題点を解決するため
になされたもので、絵素電極やソース信号線を構成する
単層のＩＴＯ膜が、その下地導電層の結晶構造に起因し
て絵素ＴＦＴのゲート電極による段差部にて断線しやす
くなるのを回避しつつ、絵素ＴＦＴのソース，ドレイン
電極を構成する導電層の結晶性の改善によりオン電流の
増大を図ることができるアクティブマトリクス基板を得
ることが本発明の目的である。
になされたもので、絵素電極やソース信号線を構成する
単層のＩＴＯ膜が、その下地導電層の結晶構造に起因し
て絵素ＴＦＴのゲート電極による段差部にて断線しやす
くなるのを回避しつつ、絵素ＴＦＴのソース，ドレイン
電極を構成する導電層の結晶性の改善によりオン電流の
増大を図ることができるアクティブマトリクス基板を得
ることが本発明の目的である。
【００２１】また、ソース信号線を構成する単層のＩＴ
Ｏ膜が、ゲート信号線との交差部にてゲート信号線のエ
ッジ部に付着した汚れ等に起因して断線しやすくなるの
を、該ＩＴＯ膜の特性の劣化を招くことなく抑制するこ
とができるアクティブマトリクス基板を得ることが本発
明の目的である。
Ｏ膜が、ゲート信号線との交差部にてゲート信号線のエ
ッジ部に付着した汚れ等に起因して断線しやすくなるの
を、該ＩＴＯ膜の特性の劣化を招くことなく抑制するこ
とができるアクティブマトリクス基板を得ることが本発
明の目的である。
【００２２】
【課題を解決するための手段】この発明に係るアクティ
ブマトリクス基板は、基板本体上にマトリクス状に配置
された絵素電極と、該各絵素電極に対応させて設けられ
た、薄膜トランジスタからなるスイッチング素子と、該
スイッチング素子を制御するゲート信号線と、該ゲート
信号線と交差するよう設けられ、該スイッチング素子を
介して該絵素電極にデータ信号を供給するソース信号線
とを備えている。該薄膜トランジスタは、該基板本体上
に形成され、ゲート電極となる第１の導電層と、該第１
の導電層上に第１の絶縁層を介して設けられた、チャネ
ル領域を含む半導体層と、該半導体層の所定領域上にｎ
型の不純物をドープして形成され、ソース電極及びドレ
イン電極を構成するｎ型シリコン層と、該半導体層のチ
ャネル領域上に形成され、該チャネル領域を保護する第
２の絶縁層とを有している。該ソース信号線及び絵素電
極の両方あるいはその一方を構成する第２の導電層は、
該第１の絶縁層及び該ｎ型シリコン層上にこれらにまた
がるよう形成されており、該ｎ型シリコン層は、上層側
の非晶質半導体層と下層側の微結晶半導体層とからなる
２層構造となっている。そのことにより上記目的が達成
される。
ブマトリクス基板は、基板本体上にマトリクス状に配置
された絵素電極と、該各絵素電極に対応させて設けられ
た、薄膜トランジスタからなるスイッチング素子と、該
スイッチング素子を制御するゲート信号線と、該ゲート
信号線と交差するよう設けられ、該スイッチング素子を
介して該絵素電極にデータ信号を供給するソース信号線
とを備えている。該薄膜トランジスタは、該基板本体上
に形成され、ゲート電極となる第１の導電層と、該第１
の導電層上に第１の絶縁層を介して設けられた、チャネ
ル領域を含む半導体層と、該半導体層の所定領域上にｎ
型の不純物をドープして形成され、ソース電極及びドレ
イン電極を構成するｎ型シリコン層と、該半導体層のチ
ャネル領域上に形成され、該チャネル領域を保護する第
２の絶縁層とを有している。該ソース信号線及び絵素電
極の両方あるいはその一方を構成する第２の導電層は、
該第１の絶縁層及び該ｎ型シリコン層上にこれらにまた
がるよう形成されており、該ｎ型シリコン層は、上層側
の非晶質半導体層と下層側の微結晶半導体層とからなる
２層構造となっている。そのことにより上記目的が達成
される。
【００２３】この発明に係るアクティブマトリクス基板
は、基板本体上にマトリクス状に配置された絵素電極
と、該各絵素電極に対応させて設けられた、薄膜トラン
ジスタからなるスイッチング素子と、該スイッチング素
子を制御するゲート信号線と、該ゲート信号線と交差す
るようその上側に設けられ、該スイッチング素子を介し
て該絵素電極にデータ信号を供給するソース信号線とを
備えている。該薄膜トランジスタは、該基板本体上に形
成され、ゲート電極となる第１の導電層と、該第１の導
電層上に第１の絶縁層を介して設けられた、チャネル領
域を含む半導体層と、該半導体層の所定領域上にｎ型の
不純物をドープして形成され、ソース電極及びドレイン
電極を構成するｎ型シリコン層と、該半導体層のチャネ
ル領域上に形成され、該チャネル領域を保護する第２の
絶縁層とを有している。該ソース信号線を構成する第２
の導電層は、その下面側に形成された絶縁性保護膜を有
し、該第１の絶縁層及び該ｎ型シリコン層上にこれらに
またがるよう形成されている。そのことにより上記目的
が達成される。
は、基板本体上にマトリクス状に配置された絵素電極
と、該各絵素電極に対応させて設けられた、薄膜トラン
ジスタからなるスイッチング素子と、該スイッチング素
子を制御するゲート信号線と、該ゲート信号線と交差す
るようその上側に設けられ、該スイッチング素子を介し
て該絵素電極にデータ信号を供給するソース信号線とを
備えている。該薄膜トランジスタは、該基板本体上に形
成され、ゲート電極となる第１の導電層と、該第１の導
電層上に第１の絶縁層を介して設けられた、チャネル領
域を含む半導体層と、該半導体層の所定領域上にｎ型の
不純物をドープして形成され、ソース電極及びドレイン
電極を構成するｎ型シリコン層と、該半導体層のチャネ
ル領域上に形成され、該チャネル領域を保護する第２の
絶縁層とを有している。該ソース信号線を構成する第２
の導電層は、その下面側に形成された絶縁性保護膜を有
し、該第１の絶縁層及び該ｎ型シリコン層上にこれらに
またがるよう形成されている。そのことにより上記目的
が達成される。
【００２４】この発明に係るアクティブマトリクス基板
は、基板本体上にマトリクス状に配置された絵素電極
と、該各絵素電極に対応させて設けられた、薄膜トラン
ジスタからなるスイッチング素子と、該スイッチング素
子を制御するゲート信号線と、該ゲート信号線と交差す
るよう設けられ、該スイッチング素子を介して該絵素電
極にデータ信号を供給するソース信号線とを備えてい
る。該薄膜トランジスタは、該基板本体上に形成され、
ゲート電極となる第１の導電層と、該第１の導電層上に
絶縁層を介して設けられた、チャネル領域を含む半導体
層と、該半導体層の所定領域上にｎ型の不純物をドープ
して形成され、ソース電極及びドレイン電極を構成する
ｎ型シリコン層とを有している。該ソース信号線及び絵
素電極の両方あるいはその一方を構成する第２の導電層
は、該絶縁層及び該ｎ型シリコン層上にこれらにまたが
るよう形成されており、該ｎ型シリコン層は、上層側の
非晶質半導体層と下層側の微結晶半導体層とからなる２
層構造となっている。そのことにより上記目的が達成さ
れる。
は、基板本体上にマトリクス状に配置された絵素電極
と、該各絵素電極に対応させて設けられた、薄膜トラン
ジスタからなるスイッチング素子と、該スイッチング素
子を制御するゲート信号線と、該ゲート信号線と交差す
るよう設けられ、該スイッチング素子を介して該絵素電
極にデータ信号を供給するソース信号線とを備えてい
る。該薄膜トランジスタは、該基板本体上に形成され、
ゲート電極となる第１の導電層と、該第１の導電層上に
絶縁層を介して設けられた、チャネル領域を含む半導体
層と、該半導体層の所定領域上にｎ型の不純物をドープ
して形成され、ソース電極及びドレイン電極を構成する
ｎ型シリコン層とを有している。該ソース信号線及び絵
素電極の両方あるいはその一方を構成する第２の導電層
は、該絶縁層及び該ｎ型シリコン層上にこれらにまたが
るよう形成されており、該ｎ型シリコン層は、上層側の
非晶質半導体層と下層側の微結晶半導体層とからなる２
層構造となっている。そのことにより上記目的が達成さ
れる。
【００２５】この発明に係るアクティブマトリクス基板
は、基板本体上にマトリクス状に配置された絵素電極
と、該各絵素電極に対応させて設けられた、薄膜トラン
ジスタからなるスイッチング素子と、該スイッチング素
子を制御するゲート信号線と、該ゲート信号線と交差す
るようその上側に設けられ、該スイッチング素子を介し
て該絵素電極にデータ信号を供給するソース信号線とを
備えている。該薄膜トランジスタは、該基板本体上に形
成され、ゲート電極となる第１の導電層と、該導電層上
に絶縁層を介して設けられた、チャネル領域を含む半導
体層と、該半導体層の所定領域上にｎ型の不純物をドー
プして形成され、ソース電極及びドレイン電極を構成す
るｎ型シリコン層とを有している。該ソース信号線を構
成する第２の導電層は、その下面側に形成された導電性
保護膜を有し、該絶縁層及び該ｎ型シリコン層上にこれ
らにまたがるよう形成されており、該導電性保護膜は、
非晶質半導体層からなる単層構造、下側の非晶質半導体
層と上側の微結晶半導体層とからなる２層構造、あるい
は下側の非晶質半導体層と中間の微結晶半導体層と上側
の非晶質半導体層とからなる３層構造となっている。そ
のことにより上記目的が達成される。
は、基板本体上にマトリクス状に配置された絵素電極
と、該各絵素電極に対応させて設けられた、薄膜トラン
ジスタからなるスイッチング素子と、該スイッチング素
子を制御するゲート信号線と、該ゲート信号線と交差す
るようその上側に設けられ、該スイッチング素子を介し
て該絵素電極にデータ信号を供給するソース信号線とを
備えている。該薄膜トランジスタは、該基板本体上に形
成され、ゲート電極となる第１の導電層と、該導電層上
に絶縁層を介して設けられた、チャネル領域を含む半導
体層と、該半導体層の所定領域上にｎ型の不純物をドー
プして形成され、ソース電極及びドレイン電極を構成す
るｎ型シリコン層とを有している。該ソース信号線を構
成する第２の導電層は、その下面側に形成された導電性
保護膜を有し、該絶縁層及び該ｎ型シリコン層上にこれ
らにまたがるよう形成されており、該導電性保護膜は、
非晶質半導体層からなる単層構造、下側の非晶質半導体
層と上側の微結晶半導体層とからなる２層構造、あるい
は下側の非晶質半導体層と中間の微結晶半導体層と上側
の非晶質半導体層とからなる３層構造となっている。そ
のことにより上記目的が達成される。
【００２６】この発明は上記アクティブマトリクス基板
において、前記ソース信号線及び絵素電極が、それぞれ
同一の導電性薄膜をパターニングしてなるものであるこ
とが好ましい。
において、前記ソース信号線及び絵素電極が、それぞれ
同一の導電性薄膜をパターニングしてなるものであるこ
とが好ましい。
【００２７】
【作用】この発明においては、絵素ＴＦＴを、そのゲー
ト電極上に第１の絶縁層を介してチャネル領域を含む半
導体層を配置し、該半導体層の所定領域上に、ソース及
びドレイン電極として、下層側の微結晶半導体層と上層
側の非晶質半導体層からなる２層構造のｎ型シリコン層
を配置した素子構造としたから、ＴＦＴのソース及びド
レイン電極は微結晶半導体層を含むこととなって、該電
極内での電子の移動度が増大し、これによりＴＦＴのオ
ン電流を増大させることができる。
ト電極上に第１の絶縁層を介してチャネル領域を含む半
導体層を配置し、該半導体層の所定領域上に、ソース及
びドレイン電極として、下層側の微結晶半導体層と上層
側の非晶質半導体層からなる２層構造のｎ型シリコン層
を配置した素子構造としたから、ＴＦＴのソース及びド
レイン電極は微結晶半導体層を含むこととなって、該電
極内での電子の移動度が増大し、これによりＴＦＴのオ
ン電流を増大させることができる。
【００２８】しかも、上記ソース及びドレイン電極とし
てのｎ型シリコン層は、その上部が非晶質半導体層によ
り構成されているため、該ｎ型シリコン層及び第１の絶
縁層上にまたがるよう配置されるソース信号線あるいは
絵素電極は、上記ソース，ドレイン電極の微結晶半導体
層と接することがなく、このためソース信号線，絵素電
極等を構成する単層のＩＴＯ膜が、その下地導電層の結
晶構造に起因して絵素ＴＦＴのゲート電極による段差部
にて断線しやすくなるのを回避することができる。
てのｎ型シリコン層は、その上部が非晶質半導体層によ
り構成されているため、該ｎ型シリコン層及び第１の絶
縁層上にまたがるよう配置されるソース信号線あるいは
絵素電極は、上記ソース，ドレイン電極の微結晶半導体
層と接することがなく、このためソース信号線，絵素電
極等を構成する単層のＩＴＯ膜が、その下地導電層の結
晶構造に起因して絵素ＴＦＴのゲート電極による段差部
にて断線しやすくなるのを回避することができる。
【００２９】この発明においては、ソース信号線を、ゲ
ート信号線上にこれと交差するよう絶縁膜を介して配置
し、ソース信号線を構成する導電層の下面側に保護膜を
形成したので、ソース信号線とゲート信号線との交差部
分では、これらの間に絶縁膜と保護膜が介在することと
なる。このため、ゲート信号線のエッジ部に付着した汚
れ等により、この部分で絶縁膜によるカバレッジが劣化
していても、この交差部分では該絶縁膜はさらに保護膜
により被覆されることとなり、これによりソース信号線
の、ゲート信号線との交差部分での断線を回避すること
ができる。
ート信号線上にこれと交差するよう絶縁膜を介して配置
し、ソース信号線を構成する導電層の下面側に保護膜を
形成したので、ソース信号線とゲート信号線との交差部
分では、これらの間に絶縁膜と保護膜が介在することと
なる。このため、ゲート信号線のエッジ部に付着した汚
れ等により、この部分で絶縁膜によるカバレッジが劣化
していても、この交差部分では該絶縁膜はさらに保護膜
により被覆されることとなり、これによりソース信号線
の、ゲート信号線との交差部分での断線を回避すること
ができる。
【００３０】しかも、ソース信号線を構成する導電層の
下面側に形成した保護膜は絶縁膜であるため、ソース信
号線を単層のＩＴＯ膜で構成しても、該ＩＴＯ膜の膜質
が下地導電層、例えばソース及びドレイン電極を構成す
る微結晶シリコン層の結晶構造に起因して劣化すること
がなく、絵素電極とソース信号線とをＩＴＯ膜により構
成して、ソース信号線の形成工程を簡略化することもで
きる。
下面側に形成した保護膜は絶縁膜であるため、ソース信
号線を単層のＩＴＯ膜で構成しても、該ＩＴＯ膜の膜質
が下地導電層、例えばソース及びドレイン電極を構成す
る微結晶シリコン層の結晶構造に起因して劣化すること
がなく、絵素電極とソース信号線とをＩＴＯ膜により構
成して、ソース信号線の形成工程を簡略化することもで
きる。
【００３１】この発明においては、ゲート電極上に、チ
ャネル領域を含む半導体層、及びソース，ドレイン電極
を積層した構造のＴＦＴにおいて、該ソース及びドレイ
ン電極を構成するｎ型シリコン層を、下側の微結晶質半
導体層と上側の非晶質半導体層からなる２層構造とした
ので、ＴＦＴのソース及びドレイン電極に含まれる微結
晶半導体層によって、これらの電極内での電子の移動度
が増大することとなって、ＴＦＴのオン電流を増大させ
ることができる。
ャネル領域を含む半導体層、及びソース，ドレイン電極
を積層した構造のＴＦＴにおいて、該ソース及びドレイ
ン電極を構成するｎ型シリコン層を、下側の微結晶質半
導体層と上側の非晶質半導体層からなる２層構造とした
ので、ＴＦＴのソース及びドレイン電極に含まれる微結
晶半導体層によって、これらの電極内での電子の移動度
が増大することとなって、ＴＦＴのオン電流を増大させ
ることができる。
【００３２】また、上記ソース，ドレイン電極としての
ｎ型シリコン層は、その上部が非晶質半導体層により構
成されているため、該ソース信号線及び絵素電極は、上
記ソース，ドレイン電極の微結晶半導体層と接すること
がなく、このためソース信号線，絵素電極等を構成する
単層のＩＴＯ膜が、その下地導電層の結晶構造に起因し
て絵素ＴＦＴのゲート電極による段差部にて断線しやす
くなるのを回避することができる。
ｎ型シリコン層は、その上部が非晶質半導体層により構
成されているため、該ソース信号線及び絵素電極は、上
記ソース，ドレイン電極の微結晶半導体層と接すること
がなく、このためソース信号線，絵素電極等を構成する
単層のＩＴＯ膜が、その下地導電層の結晶構造に起因し
て絵素ＴＦＴのゲート電極による段差部にて断線しやす
くなるのを回避することができる。
【００３３】この発明においては、ソース信号線を、ゲ
ート信号線上にこれと交差するよう絶縁層を介して配置
し、ソース信号線を構成する導電層の下面側に保護膜を
形成したので、ソース信号線とゲート信号線との交差部
分では、これらの間に絶縁膜と保護膜が介在することと
なる。このため、ゲート信号線のエッジ部に付着した汚
れ等により、この部分で絶縁膜によるカバレッジが劣化
していても、この交差部分では該絶縁膜はさらに保護膜
により被覆されることとなり、ソース信号線の、ゲート
信号線との交差部分での断線を回避することができる。
ート信号線上にこれと交差するよう絶縁層を介して配置
し、ソース信号線を構成する導電層の下面側に保護膜を
形成したので、ソース信号線とゲート信号線との交差部
分では、これらの間に絶縁膜と保護膜が介在することと
なる。このため、ゲート信号線のエッジ部に付着した汚
れ等により、この部分で絶縁膜によるカバレッジが劣化
していても、この交差部分では該絶縁膜はさらに保護膜
により被覆されることとなり、ソース信号線の、ゲート
信号線との交差部分での断線を回避することができる。
【００３４】しかも、ソース信号線を構成する導電層の
下面側に形成した保護層は、非晶質半導体層からなる単
層構造、あるいは下側の非晶質半導体層と中間の微結晶
半導体層と上側の非晶質半導体層とからなる３層構造と
なっているため、ソース信号線を単層のＩＴＯ膜で構成
しても、該ＩＴＯ膜の膜質が下地導電層の結晶構造に起
因して劣化することがなく、絵素電極とソース信号線と
をＩＴＯ膜により構成して、ソース信号線の形成工程を
簡略化することもできる。また、上記配線保護膜を、下
側の非晶質半導体層と上側の微結晶半導体層とからなる
２層構造とした場合には、該配線保護膜の配線幅をソー
ス信号線の配線幅に対して調整することにより、該ＩＴ
Ｏ膜からなるソース信号線の、下地導電層の結晶構造に
起因する断線を抑制することもできる。
下面側に形成した保護層は、非晶質半導体層からなる単
層構造、あるいは下側の非晶質半導体層と中間の微結晶
半導体層と上側の非晶質半導体層とからなる３層構造と
なっているため、ソース信号線を単層のＩＴＯ膜で構成
しても、該ＩＴＯ膜の膜質が下地導電層の結晶構造に起
因して劣化することがなく、絵素電極とソース信号線と
をＩＴＯ膜により構成して、ソース信号線の形成工程を
簡略化することもできる。また、上記配線保護膜を、下
側の非晶質半導体層と上側の微結晶半導体層とからなる
２層構造とした場合には、該配線保護膜の配線幅をソー
ス信号線の配線幅に対して調整することにより、該ＩＴ
Ｏ膜からなるソース信号線の、下地導電層の結晶構造に
起因する断線を抑制することもできる。
【００３５】
【実施例】以下、本発明の実施例について説明する。 （実施例１）図１は本発明の第１の実施例によるアクテ
ィブマトリクス基板の断面構造を説明するための図であ
り、該アクティブマトリクス基板の、ＴＦＴが配置され
ている部分を示している。図において、１０１は本実施
例のアクティブマトリクス基板上に設けられている絵素
ＴＦＴであり、該絵素ＴＦＴ１０１におけるソース電極
１０１ａ及びドレイン電極１０１ｂは、それぞれ下層側
の微結晶ｎ+シリコン層１５と上層側の非晶質ｎ+シリコ
ン層２５からなる２層構造となっている。そして本実施
例のアクティブマトリクス基板のその他の構成は、図２
ないし図４に示す従来のアクティブマトリクス基板と同
一である。
ィブマトリクス基板の断面構造を説明するための図であ
り、該アクティブマトリクス基板の、ＴＦＴが配置され
ている部分を示している。図において、１０１は本実施
例のアクティブマトリクス基板上に設けられている絵素
ＴＦＴであり、該絵素ＴＦＴ１０１におけるソース電極
１０１ａ及びドレイン電極１０１ｂは、それぞれ下層側
の微結晶ｎ+シリコン層１５と上層側の非晶質ｎ+シリコ
ン層２５からなる２層構造となっている。そして本実施
例のアクティブマトリクス基板のその他の構成は、図２
ないし図４に示す従来のアクティブマトリクス基板と同
一である。
【００３６】次に製造方法について説明する。
【００３７】まず、ガラス基板あるいは石英基板等の絶
縁性基板１０上に、Ｔａからなるゲート電極１１及びゲ
ート信号線２を形成し、その後、ゲート絶縁膜となるシ
リコン酸化膜１２をＣＶＤ法により全面に形成する。続
いて該シリコン酸化膜１２上に、非晶質シリコン層１３
をＣＶＤ法により形成し、これをパターニングしてＴＦ
Ｔ１０１の，チャネル領域を含む半導体層１３を形成す
る。さらに、シリコン窒化層をＣＶＤ法によって形成
し、該シリコン窒化膜を、そのゲート電極１１上の中央
部分を残すようパターニングしてチャネル保護層１４を
形成する。
縁性基板１０上に、Ｔａからなるゲート電極１１及びゲ
ート信号線２を形成し、その後、ゲート絶縁膜となるシ
リコン酸化膜１２をＣＶＤ法により全面に形成する。続
いて該シリコン酸化膜１２上に、非晶質シリコン層１３
をＣＶＤ法により形成し、これをパターニングしてＴＦ
Ｔ１０１の，チャネル領域を含む半導体層１３を形成す
る。さらに、シリコン窒化層をＣＶＤ法によって形成
し、該シリコン窒化膜を、そのゲート電極１１上の中央
部分を残すようパターニングしてチャネル保護層１４を
形成する。
【００３８】次に、ＴＦＴ１０１のソース、ドレイン電
極１０１ａ，１０１ｂとなるｎ+シリコン層を次の２ス
テップＣＶＤ法によって形成する。
極１０１ａ，１０１ｂとなるｎ+シリコン層を次の２ス
テップＣＶＤ法によって形成する。
【００３９】まず、ｎ+シリコン層１５をこれが微結晶
層となる条件にて３０ｎｍの膜厚に形成する。なおこの
ような微結晶ｎ+シリコン薄膜を形成する条件は例えば
特開平２−２７５６２０号公報に開示されている。続い
て、ｎ+シリコン層２５をこれが非晶質層となる条件に
て２０ｎｍの膜厚に形成する。その後、これらの微結晶
シリコン層及び非晶質シリコン層をパターニングして、
２層構造のソース，ドレイン電極１０１ａ，１０１ｂを
形成し、絵素ＴＦＴ１００を完成する。
層となる条件にて３０ｎｍの膜厚に形成する。なおこの
ような微結晶ｎ+シリコン薄膜を形成する条件は例えば
特開平２−２７５６２０号公報に開示されている。続い
て、ｎ+シリコン層２５をこれが非晶質層となる条件に
て２０ｎｍの膜厚に形成する。その後、これらの微結晶
シリコン層及び非晶質シリコン層をパターニングして、
２層構造のソース，ドレイン電極１０１ａ，１０１ｂを
形成し、絵素ＴＦＴ１００を完成する。
【００４０】このような２層構造のｎ+シリコン層は、
微結晶シリコンを５０ｎｍの膜厚に形成したｎ+シリコ
ン層と比べると、膜厚は同じであるが、その表面がより
平坦なものとなっている。それは、単一層の微結晶シリ
コン層ではこれが結晶構造を有しているため、結晶粒の
構造に対応してその表面が凹凸形状となるが、２層構造
のｎ+シリコン層では、上側の非晶質シリコン層が下側
の微結晶シリコン 層の表面の凹凸をある程度埋める形
で形成されるためである。
微結晶シリコンを５０ｎｍの膜厚に形成したｎ+シリコ
ン層と比べると、膜厚は同じであるが、その表面がより
平坦なものとなっている。それは、単一層の微結晶シリ
コン層ではこれが結晶構造を有しているため、結晶粒の
構造に対応してその表面が凹凸形状となるが、２層構造
のｎ+シリコン層では、上側の非晶質シリコン層が下側
の微結晶シリコン 層の表面の凹凸をある程度埋める形
で形成されるためである。
【００４１】次に全面にＩＴＯ薄膜をスパッタ法によっ
て形成し、該ＩＴＯ薄膜のパターニングによりソース信
号線及び絵素電極となる導体層１６ａ，１６ｂを、それ
ぞれその一部が上記ソース電極１０１ａ，ドレイン電極
１０１ｂ上に位置するよう形成する。その後ＴＦＴ１０
１を覆う保護膜１７として、絶縁層をＣＶＤ法を用いて
形成する。
て形成し、該ＩＴＯ薄膜のパターニングによりソース信
号線及び絵素電極となる導体層１６ａ，１６ｂを、それ
ぞれその一部が上記ソース電極１０１ａ，ドレイン電極
１０１ｂ上に位置するよう形成する。その後ＴＦＴ１０
１を覆う保護膜１７として、絶縁層をＣＶＤ法を用いて
形成する。
【００４２】このような構成の本実施例では、ＩＴＯ薄
膜の下地となるソース電極１０１ａ，ドレイン電極１０
１ｂは、下層側の微結晶ｎ+シリコン層１５と上層側の
非晶質ｎ+シリコン層２５の２層構造のｎ+シリコン層か
ら構成されているため、その表面が平坦になっている。
このためＩＴＯの結晶構造が上記ソース電極１０１ａ及
びドレイン電極１０１ｂ上でも良好なものとなり、ＴＦ
Ｔのソース、ドレイン電極部でのソース信号線及び絵素
電極の断線欠陥が抑制される。これにより、良品率の向
上を図ることができる。
膜の下地となるソース電極１０１ａ，ドレイン電極１０
１ｂは、下層側の微結晶ｎ+シリコン層１５と上層側の
非晶質ｎ+シリコン層２５の２層構造のｎ+シリコン層か
ら構成されているため、その表面が平坦になっている。
このためＩＴＯの結晶構造が上記ソース電極１０１ａ及
びドレイン電極１０１ｂ上でも良好なものとなり、ＴＦ
Ｔのソース、ドレイン電極部でのソース信号線及び絵素
電極の断線欠陥が抑制される。これにより、良品率の向
上を図ることができる。
【００４３】また、上記ソース電極及びドレイン電極
は、微結晶シリコン層１５を含むｎ+シリコン層から構
成されているため、非晶質シリコン層からなるものと比
べて、電極内での電子の移動度が大きくなっており、Ｔ
ＦＴのオン電流も大きなものとなっている。
は、微結晶シリコン層１５を含むｎ+シリコン層から構
成されているため、非晶質シリコン層からなるものと比
べて、電極内での電子の移動度が大きくなっており、Ｔ
ＦＴのオン電流も大きなものとなっている。
【００４４】（実施例２）図５は本発明の第２の実施例
によるアクティブマトリクス基板を説明するための図で
あり、図５（ａ）はソース信号線の、ゲート信号線との
交差部分を示す平面図、図５（ｂ）は図５（ａ）のＶｂ
−Ｖｂ線断面の構造を示す図、図５（ｃ）は図５（ａ）
のＶｃ−Ｖｃ線断面の構造を示す図である。
によるアクティブマトリクス基板を説明するための図で
あり、図５（ａ）はソース信号線の、ゲート信号線との
交差部分を示す平面図、図５（ｂ）は図５（ａ）のＶｂ
−Ｖｂ線断面の構造を示す図、図５（ｃ）は図５（ａ）
のＶｃ−Ｖｃ線断面の構造を示す図である。
【００４５】本実施例のアクティブマトリクス基板は、
第１の実施例のアクティブマトリクス基板の構成におい
て、ソース信号線５を、その下面側に形成した配線保護
膜１０２を有する構造としたものである。また本実施例
では、この配線保護膜１０２と、アクティブマトリクス
基板のＴＦＴ１０１（図１参照）におけるチャネル保護
層１４とは、プラズマＣＶＤ法により形成した厚さ２０
０ｎｍのシリコン窒化膜をパターニングして形成されて
いる。
第１の実施例のアクティブマトリクス基板の構成におい
て、ソース信号線５を、その下面側に形成した配線保護
膜１０２を有する構造としたものである。また本実施例
では、この配線保護膜１０２と、アクティブマトリクス
基板のＴＦＴ１０１（図１参照）におけるチャネル保護
層１４とは、プラズマＣＶＤ法により形成した厚さ２０
０ｎｍのシリコン窒化膜をパターニングして形成されて
いる。
【００４６】またここでは、上記配線保護膜１０２の配
線幅は、ソース信号線５の配線幅より狭くしているが、
該両者の配線幅は同一でも、配線保護膜１０２の配線幅
がソース信号線５の配線幅より広くてもよい。
線幅は、ソース信号線５の配線幅より狭くしているが、
該両者の配線幅は同一でも、配線保護膜１０２の配線幅
がソース信号線５の配線幅より広くてもよい。
【００４７】このような構成の本実施例では、ＩＴＯ薄
膜の下地となるソース電極１０１ａ，ドレイン電極１０
１ｂが、微結晶シリコン層１５と非晶質シリコン層２５
の２層構造のｎ+シリコン層から構成されているのみな
らず、ソース信号線５を構成する導電層の下側に保護膜
１０２を形成したので、ＴＦＴのソース、ドレイン電極
部でのソース信号線及び絵素電極の断線欠陥とともに、
ソース信号線５の、ゲート信号線３との交差部分での断
線欠陥を抑制することができる。
膜の下地となるソース電極１０１ａ，ドレイン電極１０
１ｂが、微結晶シリコン層１５と非晶質シリコン層２５
の２層構造のｎ+シリコン層から構成されているのみな
らず、ソース信号線５を構成する導電層の下側に保護膜
１０２を形成したので、ＴＦＴのソース、ドレイン電極
部でのソース信号線及び絵素電極の断線欠陥とともに、
ソース信号線５の、ゲート信号線３との交差部分での断
線欠陥を抑制することができる。
【００４８】つまり、ソース信号線５とゲート信号線３
とが交差する交差部分には、これらの間にゲート絶縁膜
１２と保護膜１０２が介在することとなる。つまり、ゲ
ート信号線３のエッジ部に付着した汚れ等により、この
部分で絶縁膜１２によるカバレッジが劣化していても、
上記交差部分では該絶縁膜１２がさらに保護膜１０２に
より覆われているため、ソース信号線５の断線が起こり
にくくなっている。また上記保護膜１０２であるプラズ
マＣＶＤ法による窒化シリコン膜は非晶質状態で形成さ
れるため、その表面は平坦になっており、この保護膜１
０２上では、ソース信号線等を構成するＩＴＯ膜は緻密
な状態で形成される。
とが交差する交差部分には、これらの間にゲート絶縁膜
１２と保護膜１０２が介在することとなる。つまり、ゲ
ート信号線３のエッジ部に付着した汚れ等により、この
部分で絶縁膜１２によるカバレッジが劣化していても、
上記交差部分では該絶縁膜１２がさらに保護膜１０２に
より覆われているため、ソース信号線５の断線が起こり
にくくなっている。また上記保護膜１０２であるプラズ
マＣＶＤ法による窒化シリコン膜は非晶質状態で形成さ
れるため、その表面は平坦になっており、この保護膜１
０２上では、ソース信号線等を構成するＩＴＯ膜は緻密
な状態で形成される。
【００４９】これによりソース信号線５の、ゲート信号
線３との交差部分での断線を低減して良品率を向上する
ことができる。
線３との交差部分での断線を低減して良品率を向上する
ことができる。
【００５０】なお、上記実施例では、ソース信号線５を
その下側に形成した窒化シリコンからなる保護膜１０２
を有する構造とし、ソース信号線５の、ゲート信号線３
との交差部分での断線を抑制するようにしているが、上
記交差部分に、図１に示す微結晶シリコンと非晶質シリ
コンからなる２層構造のｎ+シリコン層を図４に示すよ
うに配置してもよく、この場合も ソース信号線の断線
防止に効果があることは言うまでもない。
その下側に形成した窒化シリコンからなる保護膜１０２
を有する構造とし、ソース信号線５の、ゲート信号線３
との交差部分での断線を抑制するようにしているが、上
記交差部分に、図１に示す微結晶シリコンと非晶質シリ
コンからなる２層構造のｎ+シリコン層を図４に示すよ
うに配置してもよく、この場合も ソース信号線の断線
防止に効果があることは言うまでもない。
【００５１】（実施例３）図６は本発明の第３の実施例
によるアクティブマトリクス基板を説明するための図で
あり、該アクティブマトリクス基板のＴＦＴ配置部分の
断面構造を示している。
によるアクティブマトリクス基板を説明するための図で
あり、該アクティブマトリクス基板のＴＦＴ配置部分の
断面構造を示している。
【００５２】本実施例は、上記第１の実施例のアクティ
ブマトリクス基板における逆スタガ型ＴＦＴに代えて、
チャネルエッチ型と呼ばれる構造のＴＦＴを用いたもの
で、その他の構成は上記第１の実施例と同様である。
ブマトリクス基板における逆スタガ型ＴＦＴに代えて、
チャネルエッチ型と呼ばれる構造のＴＦＴを用いたもの
で、その他の構成は上記第１の実施例と同様である。
【００５３】図において、１０３はアクティブマトリク
ス基板に搭載されたチャネルエッチ型の絵素ＴＦＴで、
この絵素ＴＦＴ１０３を構成する半導体層１３の層厚
は、２００ｎｍ程度と上記逆スタガ型ＴＦＴ１０１のも
のに比べると厚くなっている。そしてこの半導体層１３
の両側部上には、ソース電極１０３ａ及びドレイン電極
１０３ｂが形成されており、該半導体層１３の、該両電
極間の領域は、上記逆スタガ型ＴＦＴ１０１のようなチ
ャネル保護膜１４ではなく、表面保護膜１７により覆わ
れている。
ス基板に搭載されたチャネルエッチ型の絵素ＴＦＴで、
この絵素ＴＦＴ１０３を構成する半導体層１３の層厚
は、２００ｎｍ程度と上記逆スタガ型ＴＦＴ１０１のも
のに比べると厚くなっている。そしてこの半導体層１３
の両側部上には、ソース電極１０３ａ及びドレイン電極
１０３ｂが形成されており、該半導体層１３の、該両電
極間の領域は、上記逆スタガ型ＴＦＴ１０１のようなチ
ャネル保護膜１４ではなく、表面保護膜１７により覆わ
れている。
【００５４】次に製造方法について簡単に説明する。ま
ず、上記第１実施例と同様にして、絶縁性基板１０上に
ゲート電極１１を形成し、さらにゲート絶縁膜１２を全
面に形成した後、ＴＦＴ１０３の、チャネル領域を含む
半導体層となる厚さ２００ｎｍの非晶質シリコン層１３
をＣＶＤ法を用いて形成する。
ず、上記第１実施例と同様にして、絶縁性基板１０上に
ゲート電極１１を形成し、さらにゲート絶縁膜１２を全
面に形成した後、ＴＦＴ１０３の、チャネル領域を含む
半導体層となる厚さ２００ｎｍの非晶質シリコン層１３
をＣＶＤ法を用いて形成する。
【００５５】さらに第１の実施例と同様にＴＦＴ１０３
のソース電極１０３ａ及びドレイン電極１０３ｂとし
て、下層側の微結晶シリコン層１５と上層側の非晶質シ
リコン層２５とからなる２層構造のｎ+シリコン層を形
成する。
のソース電極１０３ａ及びドレイン電極１０３ｂとし
て、下層側の微結晶シリコン層１５と上層側の非晶質シ
リコン層２５とからなる２層構造のｎ+シリコン層を形
成する。
【００５６】その後は、ソース信号線及び絵素電極とな
るＩＴＯ膜１６ａ，１６ｂを、その一部が上記ソース電
極１０３ａ，ドレイン電極１０３ｂ上に位置するよう形
成し、ＴＦＴ１０３を覆う表面保護膜１７をＣＶＤ法を
用いて形成する。
るＩＴＯ膜１６ａ，１６ｂを、その一部が上記ソース電
極１０３ａ，ドレイン電極１０３ｂ上に位置するよう形
成し、ＴＦＴ１０３を覆う表面保護膜１７をＣＶＤ法を
用いて形成する。
【００５７】このような構成の本実施例においても、ソ
ース電極１０３ａ，ドレイン電極１０３ｂは、下層側の
微結晶シリコン層１５と上層側の非晶質シリコン層２５
の２層構造のｎ+シリコン層から構成されているため、
その表面が平坦になっており、その上に形成される、Ｉ
ＴＯ膜からなるソース信号線及び絵素電極の断線欠陥が
抑制される。
ース電極１０３ａ，ドレイン電極１０３ｂは、下層側の
微結晶シリコン層１５と上層側の非晶質シリコン層２５
の２層構造のｎ+シリコン層から構成されているため、
その表面が平坦になっており、その上に形成される、Ｉ
ＴＯ膜からなるソース信号線及び絵素電極の断線欠陥が
抑制される。
【００５８】また、上記ソース電極１０３ａ及びドレイ
ン電極１０３ｂでは、微結晶シリコン層１５により電子
の移動度が大きくなっており、ＴＦＴ１０３のオン電流
も大きなものとなっている。
ン電極１０３ｂでは、微結晶シリコン層１５により電子
の移動度が大きくなっており、ＴＦＴ１０３のオン電流
も大きなものとなっている。
【００５９】（実施例４）図７は本発明の第４の実施例
によるアクティブマトリクス基板を説明するための図で
あり、図７（ａ）はソース信号線の、ゲート信号線との
交差部分を示す平面図、図７（ｂ）は図７（ａ）のＶII
ｂ−ＶIIｂ線断面の構造を示す図、図７（ｃ）は図７
（ａ）のＶIIｃ−ＶIIｃ線断面の構造を示す図である。
によるアクティブマトリクス基板を説明するための図で
あり、図７（ａ）はソース信号線の、ゲート信号線との
交差部分を示す平面図、図７（ｂ）は図７（ａ）のＶII
ｂ−ＶIIｂ線断面の構造を示す図、図７（ｃ）は図７
（ａ）のＶIIｃ−ＶIIｃ線断面の構造を示す図である。
【００６０】本実施例のアクティブマトリクス基板は、
第３の実施例のアクティブマトリクス基板の構成におい
て、ソース信号線５をその下面側に形成した配線保護膜
１０４を有する構造としたものであり、この配線保護膜
１０４は非晶質シリコン層から構成されている。また該
配線保護膜１０４の配線幅は、上記第２の実施例と同
様、ソース信号線５の配線幅より狭くしているが、該両
者の配線幅は同一でも、配線保護膜１０４の配線幅がソ
ース信号線５の配線幅より広くてもよい。
第３の実施例のアクティブマトリクス基板の構成におい
て、ソース信号線５をその下面側に形成した配線保護膜
１０４を有する構造としたものであり、この配線保護膜
１０４は非晶質シリコン層から構成されている。また該
配線保護膜１０４の配線幅は、上記第２の実施例と同
様、ソース信号線５の配線幅より狭くしているが、該両
者の配線幅は同一でも、配線保護膜１０４の配線幅がソ
ース信号線５の配線幅より広くてもよい。
【００６１】このような構成の本実施例では、上記配線
保護膜１０４が非晶質であるため、その上では、ＩＴＯ
は比較的緻密な膜として成長する。また、ソース信号線
５とゲート信号線３とが交差する交差部分には、これら
の間にゲート絶縁膜１２と配線保護膜１０４が介在する
ため、この配線保護膜１０４が、ゲート信号線３のエッ
ジ部の異物、汚れに起因するゲート絶縁膜１２のカバレ
ッジ劣化部分を覆うこととなって、ソース信号線５の断
線が抑制されるという効果もある。その結果、ソース信
号線５の断線欠陥を減少して良品率を向上できるという
効果がある。
保護膜１０４が非晶質であるため、その上では、ＩＴＯ
は比較的緻密な膜として成長する。また、ソース信号線
５とゲート信号線３とが交差する交差部分には、これら
の間にゲート絶縁膜１２と配線保護膜１０４が介在する
ため、この配線保護膜１０４が、ゲート信号線３のエッ
ジ部の異物、汚れに起因するゲート絶縁膜１２のカバレ
ッジ劣化部分を覆うこととなって、ソース信号線５の断
線が抑制されるという効果もある。その結果、ソース信
号線５の断線欠陥を減少して良品率を向上できるという
効果がある。
【００６２】なお、上記実施例では、配線保護膜１０４
を単一の非晶質層から構成しているが、該配線保護膜
は、半導体層（非晶質シリコン）１３、微結晶ｎ+シリ
コン１５、及び非晶質ｎ+シリコン２５の３層構造とし
てもよく、この場合も上記実施例と同様の効果があるこ
とはいうまでもない。
を単一の非晶質層から構成しているが、該配線保護膜
は、半導体層（非晶質シリコン）１３、微結晶ｎ+シリ
コン１５、及び非晶質ｎ+シリコン２５の３層構造とし
てもよく、この場合も上記実施例と同様の効果があるこ
とはいうまでもない。
【００６３】さらに、上記配線保護膜１０４は、半導体
層（非晶質シリコン）１３、及び微結晶ｎ+シリコン１
５の２層構造としてもよく、この場合にもゲート信号線
３のエッジ部の異物や汚れに起因するソース信号線５の
断線対策として効果があるが、この場合は、図７に示す
ように上記配線保護膜１０４の配線幅をソース信号線５
の配線幅より狭くした方がよい。つまり、ソース信号線
５の微結晶ｎ+シリコンに接する部分では、その膜質が
粗になるため、ソース信号線５の裏面全面が微結晶ｎ+
シリコンに接している場合には、上記膜質の劣化が断線
につながることになる。このため、ソース信号線５の両
側部には微結晶ｎ+シリコンに接しない部分があった方
がよい。
層（非晶質シリコン）１３、及び微結晶ｎ+シリコン１
５の２層構造としてもよく、この場合にもゲート信号線
３のエッジ部の異物や汚れに起因するソース信号線５の
断線対策として効果があるが、この場合は、図７に示す
ように上記配線保護膜１０４の配線幅をソース信号線５
の配線幅より狭くした方がよい。つまり、ソース信号線
５の微結晶ｎ+シリコンに接する部分では、その膜質が
粗になるため、ソース信号線５の裏面全面が微結晶ｎ+
シリコンに接している場合には、上記膜質の劣化が断線
につながることになる。このため、ソース信号線５の両
側部には微結晶ｎ+シリコンに接しない部分があった方
がよい。
【００６４】また、上記実施例では、ソース信号線をそ
の下面側に形成した非晶質シリコンからなる配線保護膜
を有する構造とし、ソース信号線の、ゲート信号線との
交差部分での断線を抑制するようにしているが、該配線
保護膜に代えて、上記交差部分に、図１に示す微結晶シ
リコンと非晶質シリコンからなる２層構造のｎ+シリコ
ン層を図４に示すように配置してもよく、また上記配線
保護膜と該２層構造のｎ+シリコン層の両方を用いても
よい。
の下面側に形成した非晶質シリコンからなる配線保護膜
を有する構造とし、ソース信号線の、ゲート信号線との
交差部分での断線を抑制するようにしているが、該配線
保護膜に代えて、上記交差部分に、図１に示す微結晶シ
リコンと非晶質シリコンからなる２層構造のｎ+シリコ
ン層を図４に示すように配置してもよく、また上記配線
保護膜と該２層構造のｎ+シリコン層の両方を用いても
よい。
【００６５】
【発明の効果】以上のように本発明に係るアクティブマ
トリクス基板によれば、逆スタガー型の絵素ＴＦＴのソ
ース及びドレイン電極を構成するｎシリコン層を、下層
側の微結晶半導体層と上層側の非晶質半導体層からなる
２層構造としたので、ＴＦＴのソース及びドレイン電極
が微結晶半導体層を含むこととなって、該電極内での電
子の移動度が増大し、これによりＴＦＴのオン電流を増
大させることができる。
トリクス基板によれば、逆スタガー型の絵素ＴＦＴのソ
ース及びドレイン電極を構成するｎシリコン層を、下層
側の微結晶半導体層と上層側の非晶質半導体層からなる
２層構造としたので、ＴＦＴのソース及びドレイン電極
が微結晶半導体層を含むこととなって、該電極内での電
子の移動度が増大し、これによりＴＦＴのオン電流を増
大させることができる。
【００６６】しかも、上記ソース，ドレイン電極として
のｎ型シリコン層は、その上部が非晶質半導体層により
構成されているため、該シリコン層及びゲート絶縁膜上
にまたがるよう配置されるソース信号線や絵素電極は、
上記ソース電極の微結晶半導体層と接することがなく、
このためソース信号線や絵素電極を構成する単層のＩＴ
Ｏ膜が、その下地導電層の結晶構造に起因して絵素ＴＦ
Ｔのゲート電極による段差部にて断線しやすくなるのを
回避することができる。
のｎ型シリコン層は、その上部が非晶質半導体層により
構成されているため、該シリコン層及びゲート絶縁膜上
にまたがるよう配置されるソース信号線や絵素電極は、
上記ソース電極の微結晶半導体層と接することがなく、
このためソース信号線や絵素電極を構成する単層のＩＴ
Ｏ膜が、その下地導電層の結晶構造に起因して絵素ＴＦ
Ｔのゲート電極による段差部にて断線しやすくなるのを
回避することができる。
【００６７】本発明に係るアクティブマトリクス基板に
よれば、ソース信号線を、その下面側に形成した配線保
護膜を有する構造としたので、ソース信号線とゲート信
号線とが交差する交差部分では、これらの間にゲート絶
縁膜と上記配線保護膜とが介在することとなる。このた
め、ゲート信号線のエッジ部に付着した汚れ等により、
この部分で絶縁膜によるカバレッジが劣化していても、
この交差部分では該絶縁膜がさらに保護膜により被覆さ
れることとなり、これによりソース信号線の、ゲート信
号線との交差部分での断線を回避することができる。
よれば、ソース信号線を、その下面側に形成した配線保
護膜を有する構造としたので、ソース信号線とゲート信
号線とが交差する交差部分では、これらの間にゲート絶
縁膜と上記配線保護膜とが介在することとなる。このた
め、ゲート信号線のエッジ部に付着した汚れ等により、
この部分で絶縁膜によるカバレッジが劣化していても、
この交差部分では該絶縁膜がさらに保護膜により被覆さ
れることとなり、これによりソース信号線の、ゲート信
号線との交差部分での断線を回避することができる。
【００６８】しかも、ソース信号線の下面側に形成した
配線保護膜は絶縁膜であるため、ソース信号線を単層の
ＩＴＯ膜で構成しても、該ＩＴＯ膜の膜質が下地導電層
の結晶構造に起因して劣化することがない。このため、
絵素電極とソース信号線とをＩＴＯ膜により構成するこ
とにより、ソース信号線の形成工程を簡略化することも
できる。
配線保護膜は絶縁膜であるため、ソース信号線を単層の
ＩＴＯ膜で構成しても、該ＩＴＯ膜の膜質が下地導電層
の結晶構造に起因して劣化することがない。このため、
絵素電極とソース信号線とをＩＴＯ膜により構成するこ
とにより、ソース信号線の形成工程を簡略化することも
できる。
【００６９】この発明に係るアクティブマトリクス基板
によれば、チャネルエッチ型の絵素ＴＦＴのソース及び
ドレイン電極を構成するｎ+シリコン層を、下層側の微
結晶半導体層と上層側の非晶質半導体層からなる２層構
造としたので、ＴＦＴのソース及びドレイン電極に含ま
れる微結晶半導体層によって、該電極内での電子の移動
度が増大し、これによりＴＦＴのオン電流を増大させる
ことができる。
によれば、チャネルエッチ型の絵素ＴＦＴのソース及び
ドレイン電極を構成するｎ+シリコン層を、下層側の微
結晶半導体層と上層側の非晶質半導体層からなる２層構
造としたので、ＴＦＴのソース及びドレイン電極に含ま
れる微結晶半導体層によって、該電極内での電子の移動
度が増大し、これによりＴＦＴのオン電流を増大させる
ことができる。
【００７０】また、上記ソース，ドレイン電極としての
ｎ型シリコン層は、その上部が非晶質半導体層により構
成されているため、該ソース信号線及び絵素電極は、上
記ソース，ドレイン電極の微結晶半導体層と接すること
がなく、このためソース信号線及び絵素電極を構成する
単層のＩＴＯ膜が、その下地導電層の結晶構造に起因し
て絵素ＴＦＴのゲート電極による段差部にて断線しやす
くなるのを回避することができる。
ｎ型シリコン層は、その上部が非晶質半導体層により構
成されているため、該ソース信号線及び絵素電極は、上
記ソース，ドレイン電極の微結晶半導体層と接すること
がなく、このためソース信号線及び絵素電極を構成する
単層のＩＴＯ膜が、その下地導電層の結晶構造に起因し
て絵素ＴＦＴのゲート電極による段差部にて断線しやす
くなるのを回避することができる。
【００７１】この発明に係るアクティブマトリクス基板
によれば、ソース信号線を、その下面側に形成した、非
晶質半導体からなる配線保護膜を有する構造としたの
で、ソース信号線とゲート信号線とが交差する交差部分
には、これらの間にゲート絶縁膜と配線保護膜が介在す
ることとなる。このため、ゲート信号線のエッジ部に付
着した汚れ等により、この部分で絶縁膜によるカバレッ
ジが劣化していても、この交差部分では該絶縁膜はさら
に保護膜により被覆されることとなって、ソース信号線
の、ゲート信号線との交差部分での断線を回避すること
ができる。
によれば、ソース信号線を、その下面側に形成した、非
晶質半導体からなる配線保護膜を有する構造としたの
で、ソース信号線とゲート信号線とが交差する交差部分
には、これらの間にゲート絶縁膜と配線保護膜が介在す
ることとなる。このため、ゲート信号線のエッジ部に付
着した汚れ等により、この部分で絶縁膜によるカバレッ
ジが劣化していても、この交差部分では該絶縁膜はさら
に保護膜により被覆されることとなって、ソース信号線
の、ゲート信号線との交差部分での断線を回避すること
ができる。
【００７２】しかも、上記配線保護膜は、非晶質半導体
層からなる単層構造、あるいは下側の非晶質半導体層と
中間の微結晶半導体層と上側の非晶質半導体層とからな
る３層構造となっているため、ソース信号線を単層のＩ
ＴＯ膜で構成しても、該ＩＴＯ膜の膜質が下地導電層の
結晶構造に起因して劣化することがなく、絵素電極とソ
ース信号線とをＩＴＯ膜により構成して、ソース信号線
の形成工程を簡略化することもできる。また、上記配線
保護膜を、下側の非晶質半導体層と上側の微結晶半導体
層とからなる２層構造とした場合には、該配線保護膜の
配線幅をソース信号線の配線幅に対して調整することに
より、該ＩＴＯ膜からなるソース信号線の、下地導電層
の結晶構造に起因する断線を抑制することもできる。
層からなる単層構造、あるいは下側の非晶質半導体層と
中間の微結晶半導体層と上側の非晶質半導体層とからな
る３層構造となっているため、ソース信号線を単層のＩ
ＴＯ膜で構成しても、該ＩＴＯ膜の膜質が下地導電層の
結晶構造に起因して劣化することがなく、絵素電極とソ
ース信号線とをＩＴＯ膜により構成して、ソース信号線
の形成工程を簡略化することもできる。また、上記配線
保護膜を、下側の非晶質半導体層と上側の微結晶半導体
層とからなる２層構造とした場合には、該配線保護膜の
配線幅をソース信号線の配線幅に対して調整することに
より、該ＩＴＯ膜からなるソース信号線の、下地導電層
の結晶構造に起因する断線を抑制することもできる。
【００７３】また、この発明によれば、ソース信号線を
絵素電極と同一の導電性薄膜のパターニングにより形成
しているため、ソース信号線の断線欠陥を減少させる効
果は特に有効なものとなる。つまり、ソース信号線は、
絵素電極に比べると他の配線等との交差部分が多いため
断線欠陥が起こり易く、このようなソース信号線に、下
地層の表面状態により膜質の劣化が起こりやすい、絵素
電極の構成材料であるＩＴＯ膜を用いると、ソース信号
線の断線欠陥はきわめて発生しやすくなる。このような
ソース信号線の断線欠陥を解消できるという本発明の効
果は、非常に有用なものと言える。
絵素電極と同一の導電性薄膜のパターニングにより形成
しているため、ソース信号線の断線欠陥を減少させる効
果は特に有効なものとなる。つまり、ソース信号線は、
絵素電極に比べると他の配線等との交差部分が多いため
断線欠陥が起こり易く、このようなソース信号線に、下
地層の表面状態により膜質の劣化が起こりやすい、絵素
電極の構成材料であるＩＴＯ膜を用いると、ソース信号
線の断線欠陥はきわめて発生しやすくなる。このような
ソース信号線の断線欠陥を解消できるという本発明の効
果は、非常に有用なものと言える。
【図１】本発明の第１の実施例によるアクティブマトリ
クス基板におけるＴＦＴ配置部分の断面構造を示す図で
ある。
クス基板におけるＴＦＴ配置部分の断面構造を示す図で
ある。
【図２】従来のアクティブマトリクス基板の全体構成を
示す図である。
示す図である。
【図３】従来のアクティグマトリクス基板におけるＴＦ
Ｔ配置部分の断面構造を示す図である。
Ｔ配置部分の断面構造を示す図である。
【図４】従来のアクティブマトリクス基板におけるゲー
ト信号線とソース信号線との交差部の構成を示す図であ
り、図４（ａ）は平面図、図４（ｂ）はそのIVｂ−IVｂ
線断面図、図４（ｃ）はそのIVｃ−IVｃ線断面図であ
る。
ト信号線とソース信号線との交差部の構成を示す図であ
り、図４（ａ）は平面図、図４（ｂ）はそのIVｂ−IVｂ
線断面図、図４（ｃ）はそのIVｃ−IVｃ線断面図であ
る。
【図５】本発明の第２の実施例によるアクティブマトリ
クス基板におけるゲート信号線とソース信号線との交差
部の構成を説明するための図であり、図５（ａ）は該交
差部分を示す平面図、図５（ｂ）はそのＶｂ−Ｖｂ線断
面図、図５（ｃ）はそのＶｃ−Ｖｃ線断面図である。
クス基板におけるゲート信号線とソース信号線との交差
部の構成を説明するための図であり、図５（ａ）は該交
差部分を示す平面図、図５（ｂ）はそのＶｂ−Ｖｂ線断
面図、図５（ｃ）はそのＶｃ−Ｖｃ線断面図である。
【図６】本発明の第３の実施例におけるアクティブマト
リクス基板におけるＴＦＴ配置部分の断面構造を示す図
である。
リクス基板におけるＴＦＴ配置部分の断面構造を示す図
である。
【図７】本発明の第４の実施例によるアクティブマトリ
クス基板におけるゲート信号線とソース信号線との交差
部の構成を説明するための図であり、図７（ａ）は該交
差部分を示す平面図、図７（ｂ）はそのＶIIｂ−ＶIIｂ
線断面図、図７（ｃ）はそのＶIIｃ−ＶIIｃ線断面図で
ある。
クス基板におけるゲート信号線とソース信号線との交差
部の構成を説明するための図であり、図７（ａ）は該交
差部分を示す平面図、図７（ｂ）はそのＶIIｂ−ＶIIｂ
線断面図、図７（ｃ）はそのＶIIｃ−ＶIIｃ線断面図で
ある。
１ 絵素容量 ２ スイッチング素子 ３ ゲート信号線 ５ ソース信号線 １０ 絶縁性基板 １１ ゲート電極 １２ ゲート絶縁膜 １３ 半導体層 １５ 微結晶シリコン層 １６ａ，１６ｂ ＩＴＯ膜 １７ 保護膜 ２５ 非晶質シリコン層 １０１，１０３ ＴＦＴ １０１ａ，１０３ａ ソース電極 １０１ｂ，１０３ｂ ドレイン電極 １０２，１０４ 配線保護膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (5)
- 【請求項１】 基板本体上にマトリクス状に配置された
絵素電極と、 該各絵素電極に対応させて設けられた、薄膜トランジス
タからなるスイッチング素子と、 該スイッチング素子を制御するゲート信号線と、 該ゲート信号線と交差するよう設けられ、該スイッチン
グ素子を介して該絵素電極にデータ信号を供給するソー
ス信号線とを備え、 該薄膜トランジスタは、 該基板本体上に形成され、ゲート電極となる第１の導電
層と、 該第１の導電層上に第１の絶縁層を介して設けられた、
チャネル領域を含む半導体層と、 該半導体層の所定領域上にｎ型の不純物をドープして形
成され、ソース電極及びドレイン電極を構成するｎ型シ
リコン層と、 該半導体層のチャネル領域上に形成され、該チャネル領
域を保護する第２の絶縁層とを有し、 該ソース信号線及び絵素電極の両方あるいはその一方を
構成する第２の導電層は、該第１の絶縁層及び該ｎ型シ
リコン層上にこれらにまたがるよう形成されており、 該ｎ型シリコン層は、上層側の非晶質半導体層と下層側
の微結晶半導体層とからなる２層構造となっているアク
ティブマトリクス基板。 - 【請求項２】 基板本体上にマトリクス状に配置された
絵素電極と、 該各絵素電極に対応させて設けられた、薄膜トランジス
タからなるスイッチング素子と、 該スイッチング素子を制御するゲート信号線と、 該ゲート信号線と交差するようその上側に設けられ、該
スイッチング素子を介して該絵素電極にデータ信号を供
給するソース信号線とを備え、 該薄膜トランジスタは、 該基板本体上に形成され、ゲート電極となる第１の導電
層と、 該第１の導電層上に第１の絶縁層を介して設けられた、
チャネル領域を含む半導体層と、 該半導体層の所定領域上にｎ型の不純物をドープして形
成され、ソース電極及びドレイン電極を構成するｎ型シ
リコン層と、 該半導体層のチャネル領域上に形成され、該チャネル領
域を保護する第２の絶縁層とを有し、 該ソース信号線を構成する第２の導電層は、その下面側
に形成された絶縁性保護膜を有し、該第１の絶縁層及び
該ｎ型シリコン層上にこれらにまたがるよう形成されて
いるアクティブマトリクス基板。 - 【請求項３】 基板本体上にマトリクス状に配置された
絵素電極と、 該各絵素電極に対応させて設けられた、薄膜トランジス
タからなるスイッチング素子と、 該スイッチング素子を制御するゲート信号線と、 該ゲート信号線と交差するよう設けられ、該スイッチン
グ素子を介して該絵素電極にデータ信号を供給するソー
ス信号線とを備え、 該薄膜トランジスタは、 該基板本体上に形成され、ゲート電極となる第１の導電
層と、 該第１の導電層上に絶縁層を介して設けられた、チャネ
ル領域を含む半導体層と、 該半導体層の所定領域上にｎ型の不純物をドープして形
成され、ソース電極及びドレイン電極を構成するｎ型シ
リコン層とを有し、 該ソース信号線及び絵素電極の両方あるいはその一方を
構成する第２の導電層は、該絶縁層及び該ｎ型シリコン
層上にこれらにまたがるよう形成されており、 該ｎ型シリコン層は、上層側の非晶質半導体層と下層側
の微結晶半導体層とからなる２層構造となっているアク
ティブマトリクス基板。 - 【請求項４】 基板本体上にマトリクス状に配置された
絵素電極と、 該各絵素電極に対応させて設けられた、薄膜トランジス
タからなるスイッチング素子と、 該スイッチング素子を制御するゲート信号線と、 該ゲート信号線と交差するようその上側に設けられ、該
スイッチング素子を介して該絵素電極にデータ信号を供
給するソース信号線とを備え、 該薄膜トランジスタは、 該基板本体上に形成され、ゲート電極となる第１の導電
層と、 該導電層上に絶縁層を介して設けられた、チャネル領域
を含む半導体層と、 該半導体層の所定領域上にｎ型の不純物をドープして形
成され、ソース電極及びドレイン電極を構成するｎ型シ
リコン層とを有し、 該ソース信号線を構成する第２の導電層は、その下面側
に形成された導電性保護膜を有し、該絶縁層及び該ｎ型
シリコン層上にこれらにまたがるよう形成されており、 該導電性保護膜は、非晶質半導体層からなる単層構造、
下側の非晶質半導体層と上側の微結晶半導体層とからな
る２層構造、あるいは下側の非晶質半導体層と中間の微
結晶半導体層と上側の非晶質半導体層とからなる３層構
造となっているアクティブマトリクス基板。 - 【請求項５】 前記ソース信号線及び絵素電極は、それ
ぞれ同一の導電性薄膜をパターニングしてなるものであ
る請求項１ないし４のいずれかに記載のアクティブマト
リクス基板。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1473395A JPH08201851A (ja) | 1995-01-31 | 1995-01-31 | アクティブマトリクス基板 |
| US08/581,965 US5726461A (en) | 1995-01-31 | 1996-01-02 | Active matrix substrate and switching element |
| KR1019960001984A KR100211006B1 (ko) | 1995-01-31 | 1996-01-30 | 액티브 매트릭스 기판 및 그 기판에 사용되는 스위칭소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1473395A JPH08201851A (ja) | 1995-01-31 | 1995-01-31 | アクティブマトリクス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08201851A true JPH08201851A (ja) | 1996-08-09 |
Family
ID=11869335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1473395A Withdrawn JPH08201851A (ja) | 1995-01-31 | 1995-01-31 | アクティブマトリクス基板 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5726461A (ja) |
| JP (1) | JPH08201851A (ja) |
| KR (1) | KR100211006B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6452654B2 (en) | 1997-07-28 | 2002-09-17 | Sharp Kabushiki Kaisha | Liquid crystal display in which at least one pixel includes both a transmissive region and a reflective region |
| JP2002333641A (ja) * | 2001-04-26 | 2002-11-22 | Samsung Electronics Co Ltd | 液晶表示装置用多結晶シリコン薄膜トランジスター及びその製造方法 |
| WO2008041462A1 (fr) * | 2006-10-02 | 2008-04-10 | Sony Corporation | Transistor en film mince, procédé de fabrication de celui-ci et dispositif d'affichage |
| JP2008258345A (ja) * | 2007-04-04 | 2008-10-23 | Sony Corp | 薄膜トランジスタおよびその製造方法ならびに表示装置 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4118484B2 (ja) * | 2000-03-06 | 2008-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4769997B2 (ja) * | 2000-04-06 | 2011-09-07 | ソニー株式会社 | 薄膜トランジスタ及びその製造方法、液晶表示装置、液晶表示装置の製造方法、有機ｅｌ装置、有機ｅｌ装置の製造方法 |
| EP1168451A3 (en) * | 2000-06-27 | 2005-11-09 | Canon Kabushiki Kaisha | Semiconductor device, and radiation detection device and radiation detection system having same |
| TW518442B (en) * | 2000-06-29 | 2003-01-21 | Au Optronics Corp | Thin film transistor liquid crystal display and its manufacture method |
| TW525216B (en) * | 2000-12-11 | 2003-03-21 | Semiconductor Energy Lab | Semiconductor device, and manufacturing method thereof |
| SG111923A1 (en) | 2000-12-21 | 2005-06-29 | Semiconductor Energy Lab | Light emitting device and method of manufacturing the same |
| US7071037B2 (en) * | 2001-03-06 | 2006-07-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR100795344B1 (ko) * | 2001-05-29 | 2008-01-17 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이 기판 및 그의 제조방법 |
| AU2003264515A1 (en) | 2002-09-20 | 2004-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US7094684B2 (en) * | 2002-09-20 | 2006-08-22 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| TWI225182B (en) * | 2003-10-27 | 2004-12-11 | Au Optronics Corp | Flat panel display device with a structure to prevent an electrode line from opening |
| TW200837956A (en) * | 2007-03-14 | 2008-09-16 | Chunghwa Picture Tubes Ltd | Thin film transistor |
| JP5311957B2 (ja) * | 2007-10-23 | 2013-10-09 | 株式会社半導体エネルギー研究所 | 表示装置及びその作製方法 |
| JP5311955B2 (ja) * | 2007-11-01 | 2013-10-09 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
| KR101523353B1 (ko) | 2007-12-03 | 2015-05-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 박막트랜지스터 및 반도체 장치 |
| US7821012B2 (en) * | 2008-03-18 | 2010-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor |
| US8039842B2 (en) * | 2008-05-22 | 2011-10-18 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor and display device including thin film transistor |
| KR101570347B1 (ko) | 2008-11-25 | 2015-11-20 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| TWI535028B (zh) * | 2009-12-21 | 2016-05-21 | 半導體能源研究所股份有限公司 | 薄膜電晶體 |
| US9230826B2 (en) | 2010-08-26 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Etching method using mixed gas and method for manufacturing semiconductor device |
| US8704230B2 (en) | 2010-08-26 | 2014-04-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8716708B2 (en) | 2011-09-29 | 2014-05-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP6436660B2 (ja) * | 2014-07-07 | 2018-12-12 | 三菱電機株式会社 | 薄膜トランジスタ基板およびその製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02275620A (ja) * | 1980-10-15 | 1990-11-09 | Agency Of Ind Science & Technol | Ｎ型シリコン薄膜 |
| EP0072652B1 (en) * | 1981-08-17 | 1985-09-25 | National Research Development Corporation | Variable stereomicroscope |
| JPS6191688A (ja) * | 1984-10-11 | 1986-05-09 | 松下電器産業株式会社 | 液晶表示パネル |
| JP2675587B2 (ja) * | 1988-08-09 | 1997-11-12 | シャープ株式会社 | マトリックス型液晶表示パネル |
| US5214416A (en) * | 1989-12-01 | 1993-05-25 | Ricoh Company, Ltd. | Active matrix board |
| JPH03278466A (ja) * | 1990-03-27 | 1991-12-10 | Toshiba Corp | 薄膜トランジスタおよびその製造方法 |
| JPH04280637A (ja) * | 1991-03-08 | 1992-10-06 | Nippondenso Co Ltd | 薄膜トランジスタの製造方法 |
| US5541749A (en) * | 1991-07-09 | 1996-07-30 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
| US5166960A (en) * | 1992-04-20 | 1992-11-24 | Xerox Corporation | Parallel multi-phased a-Si shift register for fast addressing of an a-Si array |
| US5237346A (en) * | 1992-04-20 | 1993-08-17 | Xerox Corporation | Integrated thin film transistor electrographic writing head |
-
1995
- 1995-01-31 JP JP1473395A patent/JPH08201851A/ja not_active Withdrawn
-
1996
- 1996-01-02 US US08/581,965 patent/US5726461A/en not_active Expired - Lifetime
- 1996-01-30 KR KR1019960001984A patent/KR100211006B1/ko not_active IP Right Cessation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6452654B2 (en) | 1997-07-28 | 2002-09-17 | Sharp Kabushiki Kaisha | Liquid crystal display in which at least one pixel includes both a transmissive region and a reflective region |
| JP2002333641A (ja) * | 2001-04-26 | 2002-11-22 | Samsung Electronics Co Ltd | 液晶表示装置用多結晶シリコン薄膜トランジスター及びその製造方法 |
| WO2008041462A1 (fr) * | 2006-10-02 | 2008-04-10 | Sony Corporation | Transistor en film mince, procédé de fabrication de celui-ci et dispositif d'affichage |
| JP2008091599A (ja) * | 2006-10-02 | 2008-04-17 | Sony Corp | 薄膜トランジスタおよびその製造方法ならびに表示装置 |
| JP2008258345A (ja) * | 2007-04-04 | 2008-10-23 | Sony Corp | 薄膜トランジスタおよびその製造方法ならびに表示装置 |
| KR101450043B1 (ko) * | 2007-04-04 | 2014-10-13 | 소니 주식회사 | 박막 트랜지스터 및 그 제조 방법 및 표시 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100211006B1 (ko) | 1999-07-15 |
| KR960029836A (ko) | 1996-08-17 |
| US5726461A (en) | 1998-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08201851A (ja) | アクティブマトリクス基板 | |
| US5982460A (en) | Electro-optical display | |
| EP0372821B1 (en) | Liquid crystal display panel with reduced pixel defects | |
| US6373546B1 (en) | Structure of a liquid crystal display and the method of manufacturing the same | |
| US20020093021A1 (en) | Thin-film transistor display devices | |
| JPH1031235A (ja) | 液晶表示装置 | |
| JPH06160904A (ja) | 液晶表示装置とその製造方法 | |
| EP0683525B1 (en) | Thin-film transistor array for display | |
| JP2727562B2 (ja) | 表示装置 | |
| JPH01123475A (ja) | 液晶表示装置 | |
| JPH08338998A (ja) | アクティブマトリクス型液晶表示装置およびその製造方 法 | |
| JP2006317867A (ja) | 薄膜トランジスタ基板及び液晶表示パネル | |
| JPH0618921A (ja) | マトリックス型表示装置 | |
| JP4346841B2 (ja) | 薄膜トランジスタ、液晶表示装置及び薄膜トランジスタの製造方法 | |
| JPH0534717A (ja) | 液晶表示装置およびその製造方法 | |
| JPH04369229A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH0555573A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH09274202A (ja) | 薄膜トランジスタアレイ基板 | |
| JPH07106586A (ja) | 液晶表示装置 | |
| JPH01227127A (ja) | 薄膜トランジスタアレイ | |
| JPH09101542A (ja) | 表示装置用アレイ基板及びその製造方法 | |
| JPH053318A (ja) | 薄膜トランジスタと薄膜トランジスタの製造方法 | |
| JPH0527265A (ja) | 液晶表示装置およびその製造方法 | |
| JP2661672B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH06125085A (ja) | 薄膜アクティブ素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020402 |