KR101523353B1 - 박막트랜지스터 및 반도체 장치 - Google Patents

박막트랜지스터 및 반도체 장치 Download PDF

Info

Publication number
KR101523353B1
KR101523353B1 KR1020080112804A KR20080112804A KR101523353B1 KR 101523353 B1 KR101523353 B1 KR 101523353B1 KR 1020080112804 A KR1020080112804 A KR 1020080112804A KR 20080112804 A KR20080112804 A KR 20080112804A KR 101523353 B1 KR101523353 B1 KR 101523353B1
Authority
KR
South Korea
Prior art keywords
semiconductor
film
semiconductor film
impurity element
pair
Prior art date
Application number
KR1020080112804A
Other languages
English (en)
Other versions
KR20090057892A (ko
Inventor
히로미치 고도
히데카즈 미야이리
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20090057892A publication Critical patent/KR20090057892A/ko
Application granted granted Critical
Publication of KR101523353B1 publication Critical patent/KR101523353B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures

Landscapes

  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명은, 보다 높은 이동도 및 온(on) 전류를 얻을 수 있는 미(微)결정 반도체막을 사용한 박막트랜지스터, 및 박막트랜지스터를 사용한 반도체 장치를 제공한다. 미결정 반도체막 중에서, 성막을 시작한 당초에 형성되는 결정성이 떨어진 층이 아니고, 그 후에 형성되는 결정성이 높은 층에서 채널 형성 영역이 형성되도록, 결정성이 높은 층 중에서 게이트 절연막에 가까운 층에, 일 전도형을 부여하는 불순물 원소를 포함하게 한다. 그리고, 불순물 원소를 포함하는 층을 채널 형성 영역으로서 사용한다. 또한, 소스 영역 또는 드레인 영역으로서 기능하는 불순물 원소를 포함하는 한 쌍의 반도체막과, 채널 형성 영역으로서 기능하는 불순물 원소를 포함하는 층과의 사이에, 일 전도형을 부여하는 불순물 원소를 포함하지 않는, 혹은 다른 층에 비하여 일 전도형을 부여하는 불순물 원소의 농도가 현저하게 낮은 층을 형성한다.
반도체 장치, 미결정 반도체, 불순물 첨가, 채널 영역, 하프 톤 마스크

Description

박막트랜지스터 및 반도체 장치{THIN FILM TRANSISTOR AND SEMICONDUCTOR DEVICE}
본 발명은 박막트랜지스터와, 박막트랜지스터를 사용한 반도체 장치에 관한 것이다.
박막트랜지스터(TFT)는, 염가인 유리 기판 위에 형성할 수 있고, 액티브 매트릭스형의 반도체 표시장치가 가지는 반도체 소자로서 넓게 사용되고 있다. TFT의 이동도, 온(ON) 전류 등의 특성은, TFT에 이용되는 반도체막의 결정성에 의존된다. 예를 들어, 비정질 반도체막으로 채널 형성 영역을 형성한 TFT의 이동도는 0.4 cm2/V·sec 내지 0.8 cm2/V·sec 정도이지만, 다결정 반도체막으로 채널 형성 영역을 형성한 TFT의 이동도는 수십 cm2/V·sec 내지 수백 cm2/V·sec 정도이다. 따라서, 다결정 반도체막을 사용한 TFT는 비정질 반도체막을 사용한 TFT에 비하여 이동도가 2자릿수 이상 높고, 높은 온 전류를 얻을 수 있다.
그러나, 다결정 반도체막에 포함되는 결정립의 입경은, 그의 분포가 수 ㎛ 내지 수백 ㎛까지인 폭을 가진다. 그래서, 다결정 반도체막을 사용한 TFT는, 비정 질 반도체막을 사용한 TFT에 비하여 이동도 및 온 전류가 높다는 장점을 가지지만, 채널 형성 영역 내의 결정성이 소자간에서 불균일하게 되므로, 이동도 및 온 전류의 소자간에 있어서의 변동이 크다는 단점도 겸비한다. 따라서, 이동도의 높음에 중점(重点)을 두어 다결정 반도체막을 TFT에 사용하면, 소자간에 변동이 생기고, 소자간의 이동도의 균일성에 중점을 두어 비정질 반도체막을 TFT에 사용하면, 높은 이동도의 확보가 어려워진다.
그래서, 수 nm 내지 수백 nm 정도의 결정립을 가지는 미(微)결정 반도체막을, 채널 형성 영역에 사용한 TFT의 개발이 진행되고 있다. 미결정 반도체막을 사용한 TFT는, 어느 정도의 높이의 이동도 및 온 전류를 확보하면서, 이동도 및 온 전류의 소자간에 있어서의 변동을 억제할 수 있으므로, 고성능이고, 또 높은 신뢰성을 얻을 수 있는 반도체 장치를 제작할 수 있다.
아래의 문헌 1 및 문헌 2에는, 미결정 반도체막을 가지는 박막트랜지스터를, 스위칭 소자로서 사용하는 반도체 표시장치에 대하여 기재하고 있다.
[문헌 1] 일본국 공개특허공고 평4-242724호 공보
[문헌 2] 일본국 공개특허공고 2005-49832호 공보
미결정 반도체막은, CVD법 등의 기상 성장법을 이용하여 형성되는 것이 일반적이지만, 성막을 시작한 당초에 형성되는 층은 비정질, 혹은 결정 결함이 많은 층이며, 후에 형성되는 층에 비하여 결정성이 현저하게 떨어진다. 그래서, 게이트 전극, 게이트 절연막, 미결정 반도체막의 순서로 성막을 행하는 역 스태거형의 TFT의 경우, 미결정 반도체막과 게이트 절연막과의 계면 근방에서 결정성이 낮아진다. 따라서, 미결정 반도체막을 사용한 역 스태거형의 TFT는, 상기 결정성이 낮아지는 계면 근방에서, 다수 캐리어가 이동하는 채널 형성 영역이 형성되므로, TFT의 이동도 및 온 전류 등의 특성을 보다 높이는 것이 어렵다는 문제가 있다.
본 발명은 상술한 문제를 감안하여, 보다 높은 이동도 및 온 전류를 얻을 수 있는 미결정 반도체막을 사용한 박막트랜지스터, 및 그 박막트랜지스터를 사용한 반도체 장치의 제공을 과제로 한다.
본 발명의 하나의 구성에서는, 미결정 반도체막 중, 성막을 시작한 당초에 형성되는 결정성이 떨어진 층이 아니고, 그 후에 형성되는 결정성의 높은 층에서 채널 형성 영역이 형성되도록, 결정성이 높은 층 중에서 게이트 절연막에 가까운 층에, 일 전도형을 부여하는 불순물 원소를 포함하게 한다. 그리고, 불순물 원소를 포함하는 층을 채널 형성 영역으로서 사용한다. 또한, 소스 영역 또는 드레인 영역으로서 기능하는 불순물 원소를 포함하는 한 쌍의 반도체막과, 채널 형성 영역 으로서 기능하는 불순물 원소를 포함하는 층과의 사이에, 일 전도형을 부여하는 불순물 원소를 포함하지 않는, 혹은 다른 층에 비하여 일 전도형을 부여하는 불순물 원소의 농도가 현저하게 낮은 층을 형성한다.
결정성이 높은 층 중, 게이트 절연막에 가까운 층에 포함하게 하는 불순물 원소로서는, n형의 박막트랜지스터라면 n형의 도전성을 부여하는 불순물 원소, p형의 박막트랜지스터라면 p형의 도전성을 부여하는 불순물 원소를 사용한다.
구체적으로 본 발명의 반도체 장치가 가지는 하나의 박막트랜지스터는, 절연 표면 위의 도전막과, 도전막 위의 게이트 절연막과, 게이트 절연막 위에서 도전막과 겹치는 제 1 반도체막과, 제 1 반도체막 위의 한 쌍의 제 2 반도체막을 가진다. 또한, 제 1 반도체막은 미결정 반도체를 포함한다. 그리고, 제 1 반도체막은 게이트 절연막 및 한 쌍의 제 2 반도체막과 이격(離隔)하고, 또 불순물 원소를 포함하는 층을 가진다.
구체적으로 본 발명의 반도체 장치가 가지는 하나의 박막트랜지스터는, 절연 표면 위의 도전막과, 도전막 위의 게이트 절연 막과, 게이트 절연막 위에서 도전막과 겹치는 제 1 반도체막과, 제 1 반도체막 위의 한 쌍의 제 2 반도체막을 가진다. 또한, 제 1 반도체막은, 게이트 절연막 측에 미결정 반도체를 포함하는 반도체막과, 한 쌍의 제 2 반도체막 측에 비정질 반도체를 포함하는 반도체막을 적어도 가진다. 또한, 미결정 반도체를 포함하는 반도체막은 게이트 절연막과 이격하고, 또 불순물 원소를 포함하는 층을 가진다.
본 발명의 박막트랜지스터는, 미결정 반도체막 중, 보다 결정성이 높은 층을 채널 형성 영역으로서 사용할 수 있으므로, 온 전류 및 이동도를 높일 수 있다. 또한, 본 발명의 박막트랜지스터에 의하여, 보다 고속 구동 또는 고성능의 반도체 장치를 제작할 수 있다.
이하, 본 발명의 실시형태에 대하여 도면을 참조하여 설명한다. 그러나, 본 발명은 많은 다른 양태로 실시하는 것이 가능하고, 본 발명의 취지 및 범위에서 벗어남이 없이 그 형태 및 상세한 사항은 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
[실시형태 1]
도 1(A) 내지 도 1(C)를 사용하여, 본 발명의 박막트랜지스터의 구성에 대하여 설명한다. 도 1(A)에, 본 발명의 박막트랜지스터의 단면도를 일례로서 나타낸다. 도 1(A)에서는, 게이트 전극으로서 기능하는 도전막(101)이, 유리 기판 등의 절연 표면을 가지는 기판 위에 형성되어 있고, 상기 도전막(101)을 덮도록 게이트 절연막(102)이 형성되어 있다. 그리고, 게이트 절연막(102) 위에는, 게이트 절연막(102)을 사이에 끼우고 도전막(101)과 겹치도록 반도체막(103)이 형성되어 있다. 반도체막(103)은 적어도 그의 일부가 도전막(101)과 겹치면 좋다.
또한, 반도체막(103) 위에는, 한 쌍의 반도체막(104)이 형성되어 있다. 한 쌍의 반도체막(104)은 일 전도형을 부여하는 불순물 원소를 포함하고, 소스 영역 또는 드레인 영역으로서 기능한다. 도 1(A)에서는, 불순물 원소로서 n형을 부여하는 불순물 원소, 예를 들면, 도너로서 기능하는 인(P), 비소(As), 안티몬(Sb) 등의 15족 원소나 황(S), 텔루르(Te), 셀렌(Se) 등의 16족 원소 등을 사용할 수 있다.
또한, 한 쌍의 반도체막(104)은 p형을 부여하는 불순물 원소를 포함하여도 좋다. 이 경우, 억셉터로서 기능하는 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 13족 원소나, 아연(Zn) 등의 12족 원소 등을 불순물 원소로서 사용할 수 있다.
본 발명에서는, 반도체막(103)이 실리콘, 게르마늄 등의 미(微)결정 반도체를 가진다. 미결정 반도체는, 결정입경이 0.5 nm∼100 nm, 바람직하게는 1 nm∼20 nm이며, 그의 일부에 비정질 반도체가 포함되어 있어도 좋다.
또한, 미결정 반도체란, 비정질과 결정 구조(단결정, 다결정을 포함한다)의 중간적인 구조의 반도체이다. 이 반도체는, 자유 에너지적으로 안정한 제 3 상태를 가지는 반도체이고, 단거리 질서를 가지고 격자 왜곡을 가지는 결정질인 것이며, 입경이 0.5 nm∼100 nm, 바람직하게는 1 nm∼20 nm인 주상(柱狀) 또는 침상(針狀) 결정이 기판 표면에 대하여 법선 방향으로 성장하여 있다. 또한, 복수의 미결정 반도체 사이에 비정질 반도체가 존재한다. 미결정 반도체의 대표적인 예인 미결정 실리콘은, 그의 라만 스펙트럼이 단결정 실리콘을 나타내는 520 cm－1보다 저파수 측으로 시프트(shift)하여 있다. 즉, 단결정 실리콘을 나타내는 520 cm－1와 아모르퍼스 실리콘을 나타내는 480 cm－1 사이에 미결정 실리콘의 라만 스펙트럼의 피크가 있다. 또한, 미결합수(댕글링 본드(dangling bond))를 종단하기 위하여, 수소 또는 할로겐을 적어도 1 원자% 또는 그 이상 포함하고 있다. 또한, 헬륨, 아르곤, 크립톤, 네온, 크세논 등의 희가스를 포함시켜 격자 왜곡을 한층 더 축진시킴으로써, 안정성이 증가하여 양호한 미결정 반도체를 얻을 수 있다.
반도체막(103)은 CVD법 등에 의하여 형성할 수 있다. CVD법을 사용하는 경우, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와 함께 수소를 플라즈마 CVD 장치의 반응실에 도입하고, 고주파 전력을 인가하여 플라즈마를 발생시킴으로써, 게이트 절연막(102) 위에 미결정 반도체를 포함하는 반도체막(103)을 형성할 수 있다.
또한, 반응실 내에서, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체, 여기서는 실란과, 수소 및/또는 희가스를 도입하여 혼합하고, 고주파 전력을 인가하여 발생시킨 글로 방전 플라즈마에 의하여, 미결정 반도체를 포함하는 반도체막(103)을 형성할 수 있다. 실란은 수소 및/또는 희가스로 10배 내지 2000배로 희석된다. 그래서, 다량의 수소 및/또는 희가스가 필요하게 된다. 기판의 가열 온도는 100℃∼300℃, 바람직하게는 120℃∼220℃로 행한다. 반도체막(103)의 성장 표면을 수소로 불활성화하고, 미결정 실리콘의 성장을 촉진하기 위해서는 100℃∼400℃, 보다 바람직하게는 150℃∼300℃로 성막을 행하는 것이 바람직하다.
반도체막(103)의 형성 공정에서 글로 방전 플라즈마의 생성은, 1 MHz∼20 MHz, 대표적으로는 13.56 MHz의 고주파 전력, 또는 20 MHz보다 크고 120 MHz 정도까지의 VHF 대역의 고주파 전력, 대표적으로는 27.12 MHz 혹은 60 MHz를 인가함으 로써 행해진다.
또한, 본 발명에서는, 반도체막(103)의 일부의 반도체층(105)에, 일 전도형을 부여하는 불순물 원소가 첨가되어 있다. 반도체막(103)의 구성을 보다 알기 쉽게 하기 위하여, 도 1(A)의 파선(106)으로 둘러싼 부분의 확대도를 도 1(B)에 나타낸다. 반도체층(105)에 첨가하는 불순물 원소는, 한 쌍의 반도체막(104)에 포함되는 불순물 원소와 같은 도전형을 부여하는 불순물 원소이다. 예를 들어, n형을 부여하는 불순물 원소로서는, 도너로서 기능하는 인(P), 비소(As), 안티몬(Sb) 등의 15족 원소나 황(S), 텔루르(Te), 셀렌(Se) 등의 16족 원소 등을 사용할 수 있다. 혹은, p형을 부여하는 불순물 원소로서는, 억셉터로서 기능하는 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 13족 원소나, 아연(Zn) 등의 12족 원소 등을 사용할 수 있다
또한, 반도체층(105)은 게이트 절연막(102) 및 한 쌍의 반도체막(104)과 이격하는 위치에 형성한다. 즉, 반도체층(105)과 게이트 절연막(102) 사이에는, 불순물 원소를 포함하지 않는, 혹은 2차 이온 질량 분석법(SIMS, Secondary Ion Mass Spectrometry)의 검출한계 미만의 현저하게 낮은 농도의 불순물 원소를 포함하는 반도체막(103)의 I층이 존재한다. 또한, 반도체층(105)과 한 쌍의 반도체막(104) 사이에도, 불순물 원소를 포함하지 않는, 혹은 불순물 원소가 SIMS의 검출한계 미만의 현저하게 낮은 농도인, 반도체막(103)의 I층이 존재한다.
반도체층(105)에 불순물 원소를 첨가함으로써, 반도체층(105)에 있어서의 저항률을, 반도체층(105)과 게이트 절연막(102) 사이에 존재하는 반도체막(103)의 I 층보다도 낮게 할 수 있다. 반도체층(105)과 게이트 절연막(102) 사이에 존재하는 반도체막(103)의 I층에는, 반도체막(103)의 성막을 시작한 당초에 형성되는 결정성이 떨어진 층(107)이 포함되어 있다. 반도체층(105)에 있어서의 저항률을, 반도체층(105)과 게이트 절연막(102) 사이에 존재하는 반도체막(103)의 I층보다도 낮게 함으로써, 다수 캐리어를 우선적으로 반도체층(105)에서 이동시킨다. 즉, 보다 결정성이 높은 반도체층(105)을 채널 형성 영역으로서 기능시킬 수 있다. 따라서, 트랜지스터의 이동도 및 온 전류를 높일 수 있다. 그리고, 반도체층(105)과, 게이트 절연막(102) 및 한 쌍의 반도체막(104)과를 이격시킴으로써, 트랜지스터를 오프시킬 때에, 한 쌍의 반도체막(104) 사이에 흐르는 오프 전류를 억제할 수 있다.
도 3(A) 및 도 3(B)에, 미결정 반도체를 포함하는 반도체막의 밴드 구조를 나타낸다. 도 3(A) 및 도 3(B)에서는, 세로 축이 전자 에너지(eV)를 나타내고, 가로 축이 반도체막과 게이트 절연막과의 계면으로부터의 거리(nm)를 나타낸다. 도 3(A)는, 도펀트로서 불순물 원소가 의도적으로 첨가되지 않은 경우의 반도체막의 밴드 구조이다. 도 3(B)는, 반도체막과 게이트 절연막과의 계면으로부터의 거리가 10 nm ∼ 20 nm의 범위 내의 층에, 도펀트로서 n형을 부여하는 불순물 원소를 포함하고 있는 경우의 반도체막의 밴드 구조이다.
도 3(A)에 비하여 도 3(B)에서는, 도펀트를 포함하고 있는 10 nm∼20 nm의 범위 내의 층에서, 전도대(CB)의 에너지 준위와 가전자대(VB)의 에너지 준위가 모두 저하하여, 채널이 형성되는 것을 알 수 있다.
또한, 도 4(A) 및 도 4(B)에, 계산에 의하여 산출한, 역 스태거형의 박막트 랜지스터의 게이트 전극과 소스 영역 사이의 전압(게이트 전압(VG))과 소스 영역과 드레인 영역 사이의 전류(ID)(A) 및 이동도(μ)(cm2/V·sec)의 관계를 나타낸다. 박막트랜지스터는, 미결정 반도체를 포함하는 반도체막(103)을 사용하고 있고, 채널 길이는 6 ㎛, 채널 폭은 15 ㎛로 하고, 게이트 절연막(102)은 비유전율 7.5, 막 두께 200 nm의 질화규소막, 게이트 전극인 도전막(101)에는 몰리브덴(Mo)을 사용한다고 가정한다. 또한, 게이트 절연막(102)과 반도체막(103)과의 계면으로부터의 거리가 0 nm∼5 nm의 범위 내의 층에서, 결정성이 떨어진 층(107), 즉, 비정질 반도체를 포함하는 층이 존재한다고 가정한다.
또한, 도 4(A)는, 반도체막(103) 내에 도펀트를 포함하지 않는 통상의 박막트랜지스터를 가정한다. 또한, 도 4(B)는, 반도체막(103)과 게이트 절연막(102)과의 계면으로부터의 거리가 10 nm∼20 nm의 범위 내의 층에, 도펀트로서 1×1018 atoms/cm3의 농도로 n형을 부여하는 불순물 원소가 함유되어 있는 박막트랜지스터를 가정한다.
도 4(A) 및 도 4(B)에서, 실선(130)은 소스 영역과 드레인 영역 사이의 전압이 14 V일 때의 전류(ID)의 값을 나타내는 그래프이다. 도 4(A) 및 도 4(B)에서, 실선(131)은 소스 영역과 드레인 영역 사이의 전압이 1 V일 때의 전류(ID)의 값을 나타내는 그래프이다. 또한, 도 4(A) 및 도 4(B)에서, 실선(132)은 이동도(μ)의 값을 나타내는 그래프이다. 도 4(A)에 비하여 도 4(B)의 쪽이, 전류(ID)가 한 자릿수 정도 높게 되고, 이동도(μ)도 높게 되는 것을 알 수 있다.
또한, 도 4(B)의 경우, 게이트 전압(VG)이 0 V일 때라도 전류(ID)가 높은 노멀리 온(Normally-On) 상태이지만, 게이트 전극으로서 시용되는 도전막(101)의 일 함수를 크게 함으로써, 노멀리 오프(Normally-Off) 상태로 할 수도 있다.
또한, 반도체층(105)에 첨가되는 불순물 원소의 피크 농도는, 1×1017 atoms/cm3 이상 1×1021 atoms/cm3 이하, 바람직하게는 1×1017 atoms/cm3 이상 1×1020 atoms/cm3 이하, 더 바람직하게는 1×1017 atoms/cm3 이상 1×1019 atoms/cm3 이하이다. 또한, 불순물 원소의 농도는 2차 이온 질량 분석법에 있어서의 농도 분포(농도 프로파일)의 피크 농도로 결정한다.
또한, 게이트 절연막(102)과 반도체막(103)과의 계면으로부터 반도체층(105)까지의 거리는, 반도체막(103)에 포함되는 결정성이 떨어진 층(107)의 두께에도 의하지만, 예를 들어, 3 nm∼20 nm, 보다 바람직하게는 10 nm∼15 nm로 하는 것이 바람직하다. 또한, 반도체막(103) 내에서, 반도체층(105)은, 게이트 절연막(102)과 반도체막(103)과의 계면으로부터 소정의 거리에 위치하는 층 전체에 존재하여도 좋지만, 소정의 거리에 위치하는 층 내에 부분적으로 존재하여도 좋다. 예를 들어, 소정의 거리에 위치하는 층 중, 한 쌍의 반도체막(104)과 겹치지 않는 영역에 반도체층(105)이 존재하여도 좋다. 또한, 반도체막(103)의 깊이 방향에서의 반도체층(105)의 두께는 5 nm∼20 nm, 보다 바람직하게는 10 nm∼15 nm 정도로 하면 좋다.
도 1(C)에, 한 쌍의 반도체막(104)에 각각 접하도록 도전막(111)이 형성된 본 발명의 박막트랜지스터의 단면도를 나타낸다. 도전막(111)은, 박막트랜지스터가 오프일 때에 한 쌍의 반도체막(104) 사이에 흐르는 오프 전류의 값을 낮게 억제하기 위하여, 반도체막(103)의 단면에서 노출하는 반도체층(105)과 접촉하지 않는 위치, 즉, 반도체층(105)과 이격한 위치에 형성하는 것이 바람직하다. 본 실시형태에서는, 도전막(111) 전체가 완전히 한 쌍의 반도체막(104) 위에 형성되어 있으므로, 반도체층(105)과 도전막(111) 사이의 절연성을 확보할 수 있다.
다음에, 도 2(A)에, 도 1(A)∼도 1(C)와는 다른 형태를 가지는 본 발명의 박막트랜지스터의 단면도를 일례로서 나타낸다. 도 2(A)에 나타내는 박막트랜지스터는, 반도체막(103)이, 미결정 반도체를 포함하는 제 1 반도체층(108)과, 비정질 반도체를 포함하는 제 2 반도체층(109)을 가진다. 제 1 반도체층(108)은 게이트 절연막(102) 측에 제공되어 있고, 제 2 반도체층(109)은 한 쌍의 반도체막(104) 측에 제공되어 있다. 그리고, 미결정 반도체를 포함하는 제 1 반도체층(108)의 일부의 반도체층(105)에, 일 전도형을 부여하는 불순물 원소가 첨가되어 있다. 또한, 반도체층(105)과 한 쌍의 반도체막(104)과의 사이에, 비정질 반도체를 포함하는 제 2 반도체층이 제공되어 있음으로써, 트랜지스터를 오프시킬 때에 한 쌍의 반도체막(104) 사이에 흐르는 오프 전류를, 도 1(A)∼도 1(C)의 박막트랜지스터보다 한층 더 억제할 수 있다.
또한, 제 1 반도체층(108)과 제 2 반도체층(109)은 함께, 미결정 반도체와 비정질 반도체 양쪽 모두를 포함하여도 좋다. 다만, 제 1 반도체층(108)의 쪽이 제 2 반도체층(109)보다도, 보다 많이 미결정 반도체가 포함되어 있는 것으로 한 다. 또한, 오프 전류를 저감하기 위하여, 적어도 백(back) 채널은 비정질 반도체인 것이 바람직하다. 여기서, 백 채널이란, 제 2 반도체층(109) 중, 한 쌍의 반도체막(104)과 접하여 있지 않은 부분을 말한다.
또한, 도 2(A)에서는, 반도체막(103)이, 미결정 반도체를 포함하는 제 1 반도체층(108) 외에, 비정질 반도체를 포함하는 제 2 반도체층(109)만을 가지는 구성을 도시하지만, 본 발명은 이 구성에 한정되지 않는다. 본 발명에서는, 반도체막(103)이 적어도 미결정 반도체를 포함하는 제 1 반도체층(108)을 게이트 절연막(102) 측에 가지면 좋다. 따라서, 반도체막(103)이, 제 1 반도체층(108)과 한 쌍의 반도체막(104) 사이에, 결정성이 서로 다른 복수의 반도체층, 혹은 불순물 원소의 농도가 서로 다른 복수의 반도체층을 가져도 좋다. 다만, 반도체층(105)과 한 쌍의 반도체막(104) 사이에는, 불순물 원소를 포함하지 않는, 혹은 SIMS의 검출한계 미만의 현저하게 낮은 농도인 반도체층을 적어도 하나 형성하도록 한다.
다음에, 도 2(B)에, 도 1(A)∼도 1(C)와는 다른 형태를 가지는 본 발명의 박막트랜지스터의 단면도를 일례로서 나타낸다. 도 2(B)에 나타내는 박막트랜지스터는, 도전막(101)과 겹치는 반도체막(103) 위에서 한 쌍의 반도체막(104) 사이에 채널 보호막(110)이 형성되어 있다. 채널 보호막(110)은, 질화규소막, 산화규소막, 질화산화규소막, 또는 산화질화규소막을 반도체막(103) 위에 형성한 후, 포토리소그래피 공정에 의하여 선택적으로 에칭하여 형성할 수 있다. 또는, 채널 보호막(110)은, 폴리이미드, 아크릴, 또는 실록산을 포함하는 조성물을 토출하고 소성함으로써 형성할 수 있다. 채널 보호막(110)을 형성한 후에 한 쌍의 반도체 막(104) 및 한 쌍의 도전막(111)을 형성함으로써, 한 쌍의 반도체막(104) 및 한 쌍의 도전막(111)을 형성할 때에 행해지는 에칭에 의하여, 반도체막(103)이 일부 에칭되는 것을 방지할 수 있다.
또한, 도 2(A)에 나타낸 박막트랜지스터가 채널 보호막(110)을 가지고 있어도 좋다. 도 2(C)에 나타내는 박막트랜지스터는, 도 2(A)에 나타낸 박막트랜지스터와 마찬가지로, 반도체막(103)이, 미결정 반도체를 포함하는 제 1 반도체층(108)과 비정질 반도체를 포함하는 제 2 반도체층(109)을 가지고, 또 도 2(B)에 나타낸 박막트랜지스터와 마찬가지로, 채널 보호막(110)을 가지고 있다.
또한, 본 발명의 박막트랜지스터는, 마이크로프로세서, 화상 처리회로 등의 집적회로나, 질문기와 데이터의 송수신을 비접촉으로 할 수 있는 RF 태그(tag), 반도체 표시장치 등, 모든 반도체 장치의 제작에 사용할 수 있다. 반도체 표시장치에는, 액정 표시장치, 유기 발광소자(OLED)로 대표되는 발광소자를 각 화소에 구비한 발광 장치, DMD(Digital Micromiπor Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등이나, 반도체막을 사용한 회로 소자를 구동회로에 가지는 그 밖의 반도체 표시장치가 그 범주에 포함된다.
[실시형태 2]
본 실시형태에서는, 본 발명의 박막트랜지스터의 제작 공정을 일례로서 나타낸다. 본 실시형태에서는, 도 2(A)에 나타낸 박막트랜지스터의 제작 방법을 예로 들어 설명하지만, 본 실시형태에서 나타내는 제작 방법은, 도 1(A)∼도 1(C), 도 2(B) 및 도 2(C)에 나타낸 다른 형태를 가지는 박막트랜지스터의 제작 방법에도 적 절히 적용시킬 수 있다.
미결정 반도체막을 가지는 박막트랜지스터는, p형보다 n형의 쪽이 이동도가 높기 때문에 구동회로에 사용하는 데, 보다 적합하다. 동일 기판 위에 형성하는 박막트랜지스터를 모두 같은 극성에 맞추는 것이, 공정수를 억제하기 위해서도 바람직하다. 본 실시형태에서는, n채널형의 박막트랜지스터를 사용하여 설명한다.
도 5(A)에 나타내는 바와 같이, 기판(200) 위에, 게이트 전극으로서 기능하는 도전막(201)을 형성하고, 도전막(201) 위에 게이트 절연막(202a, 202b)을 형성한다.
도전막(201)은 금속 재료로 형성된다. 금속 재료로서, 알루미늄, 크롬, 티탄, 탄탈, 몰리브덴, 구리 등을 사용할 수 있다. 예를 들어, 도전막(201)으로서, 알루미늄 또는 알루미늄과 배리어 금속을 적층한 구조체에 의하여 형성하여도 좋다. 배리어 금속으로서는, 티탄, 몰리브덴, 크롬 등의 고융점 금속을 사용할 수 있다. 배리어 금속은 알루미늄의 힐록(hillock) 방지, 산화 방지를 위하여 형성하는 것이 바람직하다.
도전막(201)은 두께 50 nm 이상 300 nm 이하로 형성한다. 도전막(201)의 두께를 50 nm 이상 100 nm 이하로 함으로써, 후에 형성되는 반도체막이나 도전막의 단절을 방지할 수 있다. 또한, 도전막(201)의 두께를 150 nm 이상 300 nm 이하로 힘으로써, 도전막(201)의 저항을 저감할 수 있고, 대면적화가 가능하다.
또한, 도전막(201) 위에는 반도체막이나 게이트 절연막을 형성하므로, 단절을 방지하기 위하여 단부가 테이퍼 형상이 되도록 가공하는 것이 바람직하다. 또 한, 도시하지 않지만, 이 공정으로 게이트 전극에 접속되는 배선이나 용량 배선도 동시에 형성할 수 있다.
도전막(201)은, 스퍼터링법, CVD법, 도금법, 인쇄법, 액적 토출법 등을 사용하여 형성한다. 본 실시형태에서는, 기판(200) 위에 도전막으로서 몰리브덴막을 스퍼터링법에 의하여 성막하고, 제 1 포토마스크를 사용하여 형성한 레지스트 마스크를 사용하여 기판(200) 위에 형성된 도전막을 에칭하여 도전막(201)을 형성한다.
게이트 절연막(202a) 및 게이트 절연막(202b)은 각각, CVD법이나 스퍼터링법 등을 사용하여, 두께 50 nm∼150 nm의 산화규소막, 질화규소막, 산화질화규소막, 또는 질화산화규소막으로 형성할 수 있다. 본 실시형태에서는, 게이트 절연막(202a)으로서 질화규소막 또는 질화산화규소막을 형성하고, 게이트 절연막(202b)로서 산화규소막 또는 산화질화규소막을 형성하여 적층하는 형태를 나타낸다. 또한, 게이트 절연막을 2층으로 하지 않고, 게이트 절연막을, 산화규소막, 질화규소막, 산화질화규소막, 또는 질화산화규소막의 단층으로 형성할 수도 있다.
게이트 절연막(202a)을 질화규소막 또는 질화산화규소막을 사용하여 형성함으로써, 기판(200)과 게이트 절연막(202a)의 밀착력이 높아지고, 기판(200)으로서 유리 기판을 사용한 경우, 기판(200)으로부터의 불순물 원소가 미결정 반도체막으로 확산하는 것을 방지할 수 있고, 또 도전막(201)의 산화를 방지할 수 있다. 즉, 막이 벗겨지는 것을 방지할 수 있는 것과 함께, 후에 형성되는 박막트랜지스터의 전기 특성을 향상시킬 수 있다. 또한, 게이트 절연막(202a) 및 게이트 절연막(202b)은 각각 두께 50 nm 이상이면, 도전막(201)의 요철에 의한 피복률의 저감 을 완화시킬 수 있기 때문에 바람직하다.
다음에, 게이트 절연막(202b) 위에, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체, 및 수소를 사용하여, 미결정 반도체를 포함하는 반도체막(203)을 형성한다. 본 발명에서는, 반도체막(203)이 2층의 반도체층(203a) 및 반도체층(203b)으로 형성되어 있는 예를 나타낸다. 반도체층(203a)은 반도체막(203)의 성막 시작 당초의 결정성이 떨어진 층이며, 일 전도형을 부여하는 불순물 원소를 포함하는, 반도체층(203a)보다 결정성이 높은 반도체층(203b)은 반도체층(203a)의 형성 후에 형성된다.
예를 들어, 플라즈마 CVD법을 사용하여, 실리콘으로 미결정 반도체를 포함하는 반도체층(203a) 및 반도체층(203b)을 형성하는 경우, SiH4, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등의 실리콘을 포함하는 기체를, 수소, 수소와 헬륨, 아르곤, 크립톤, 네온으로부터 선택된 1종 또는 복수 종의 희가스로 희석하고, 글로 방전 플라즈마에 의하여 성막을 행하면 좋다. 본 실시형태에서는, 실란과, 수소 및/또는 희가스를 도입하여 혼합하고, 고주파 전력을 인가하여 발생시킨 글로 방전 플라즈마에 의하여 미결정 실리콘을 포함하는 반도체막(203)을 형성한다. 이 경우, 실란이 수소 및/또는 희가스로 10배 내지 2000배로 희석된다. 또한, 기판의 가열 온도는 100℃∼300℃, 바람직하게는 120℃∼220℃로 한다.
또한, 실란 등의 가스 중에 GeH4, GeF4 등의 수소화 게르마늄, 불화 게르마늄을 혼합하여 에너지 밴드 폭을 0.9 eV∼1.1 eV로 조절하여도 좋다. 실리콘에 게 르마늄을 더하면 박막트랜지스터의 온도 특성을 변화시킬 수 있다.
또한, 반도체층(203b)에 일 전도형을 부여하는 불순물 원소를 포함하게 하기 위해서는, 일 전도형을 부여하는 불순물 원소를 반도체층(203b)의 성막시에 첨가하면 좋다. 본 실시형태에서는, PH3 등의 불순물 원소를 포함하는 기체를, 반도체층(203b)의 성막시에 실리콘을 포함하는 기체에 더한다. 불순물 원소의 피크 농도는 1×1017 atoms/cm3 이상 1×1021 atoms/cm3 이하, 바람직하게는 1×1017 atoms/cm3 이상 1×1020 atoms/cm3 이하, 더 바람직하게는 1×1017 atoms/cm3 이상 1×1019 atoms/cm3 이하로 한다.
반도체막(203)의 두께는 20 nm 이상 200 nm 이하, 보다 바람직하지는 10 nm 이상 100 nm 이하로 한다. 반도체막(203)의 두께를 50 nm 이하로 함으로써, 완전 공핍형의 박막트랜지스터를 제작할 수 있다. 게이트 절연막(202b)과 반도체막(203)과의 계면으로부터 반도체층(203b)까지의 거리는, 결정성이 떨어진 반도체층(203a)의 두께에도 의하지만, 예를 들어, 3 nm∼20 nm, 보다 바람직하게는 10 nm∼15 nm로 한다.
또한, 반도체막(203)에, 억셉터가 되는 불순물 원소를, 성막과 동시에 혹은 성막한 후에 첨가함으로써, 스레시홀드 전압을 제어할 수 있다. 억셉터가 되는 불순물 원소로서는, 대표적으로는 붕소이고, B2H6, BF3 등의 불순물 원소를 포함한 기체를 1 ppm∼1000 ppm, 바람직하게는 1 ppm∼100 ppm의 비율로 실리콘 또는 게르마 늄을 포함하는 퇴적성 기체에 혼입시키면 좋다. 또한, 붕소의 농도는, 도너가 되는 불순물 원소의 10분의 1 정도, 예를 들어, 1×1014 atoms/cm3∼6×1016 atoms/cm3로 하면 좋다.
미결정 반도체를 포함하는 반도체막(203)의 성막을 시작한 당초에 형성되는 반도체층(203a)은 비정질, 혹은 결정 결함이 많은 층이고, 후에 형성되는 반도체층(203b)에 비하여 결정성이 현저하게 떨어진다. 게이트 절연막(202b)과 반도체막(203)과의 계면 근방에 존재하는 반도체층(203a)은, 다수 캐리어가 이동하는 채널 형성 영역이 형성되므로, TFT의 이동도 및 온 전류 등의 특성을 보다 높이는 것이 어렵다. 그러나, 본 발명에서는, 반도체층(203b)에 불순물 원소를 첨가함으로써, 반도체층(203b)에 있어서의 저항률을 반도체층(203a)보다 낮게 한다. 따라서, 다수 캐리어를 우선적으로 반도체층(203b)에서 이동시킬 수 있는, 즉, 보다 결정성이 높은 반도체층(203b)을 채널 형성 영역으로서 기능시킬 수 있고, 트랜지스터의 이동도 및 온 전류를 높일 수 있다.
다음에, 도 5(B)에 나타내는 바와 같이, 반도체막(203) 위에, 반도체막(204) 및 일 전도형을 부여하는 불순물 원소가 첨가된 반도체막(205)을 형성한다.
실리콘 또는 게르마늄을 포함하는 퇴적성 기체를 사용한 플라즈마 CVD법에 의하여, 비정질 반도체를 포함하는 반도체막(204)을 형성할 수 있다. 또는, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체를, 헬륨, 아르곤, 크립톤, 네온으로부터 선택된 1종 또는 복수 종의 희가스로 희석하여, 비정질 반도체를 포함하는 반도체 막(204)을 형성할 수 있다. 또는, 실란 가스의 유량의 1배 이상 10배 이하, 보다 바람직하게는 1배 이상 5배 이하의 유량의 수소를 사용하여, 수소가 첨가된 비정질 반도체를 포함하는 반도체막(204)을 형성할 수 있다. 또한, 수소화 반도체막에, 불소, 염소 등의 할로겐을 첨가하여도 좋다.
또한, 타깃에 실리콘, 게르마늄 등의 반도체 타깃을 사용하여, 수소, 또는 희가스로 스퍼터링하여, 비정질 반도체를 포함하는 반도체막(204)을 형성할 수 있다.
반도체막(204)은, 후의 소스 영역 및 드레인 영역의 형성 프로세스에서, 일부 에칭되는 경우가 있지만, 그 때 반도체막(204)의 일부가 잔존하는 두께로 형성하는 것이 바람직하다. 대표적으로는, 30 nm 이상 500 nm 이하, 바람직하게는 50 nm 이상 200 nm 이하의 두께로 형성하는 것이 바람직하다. 박막트랜지스터의 인가 전압이 높은(예를 들어, 15 V 정도) 반도체 표시장치, 대표적으로는 액정 표시장치에서, 반도체막(204)을 두껍게 형성하면, 드레인 내압이 높아지고, 박막트랜지스터에 높은 전압이 인가되어도 박막트랜지스터의 열화를 회피할 수 있다.
반도체막(203)의 표면에, 비정질 반도체, 또한 수소, 질소, 또는 할로겐이 첨가되는 비정질 반도체를 포함하는 반도체막(204)을 형성함으로써, 반도체막(203)에 포함되는 미(微)결정립의 표면의 자연 산화를 방지할 수 있다. 특히, 비정질 반도체와 미결정립이 접하는 영역에서는, 국부 응력에 의하여 균열이 쉽게 생길 수 있다. 이 균열이 산소에 노출되면, 미결정립이 산화되어 산화규소가 형성된다. 그렇지만, 반도체막(203)의 표면에 반도체막(204)을 형성함으로써, 미결정립의 산 화를 방지할 수 있다.
또한, 반도체막(204)은, 비정질 반도체를 사용하여 형성하므로, 또는 수소, 혹은 할로겐을 포함하는 비정질 반도체로 형성하므로, 에너지 갭이 반도체막(203)에 비하여 크고, 또한, 저항이 높고, 이동도가 반도체막(203)의 1/5 내지 1/10 정도로 낮다. 그래서, 후에 형성되는 박막트랜지스터에서, 소스 영역 및 드레인 영역과 반도체막(203)와의 사이에 형성되는 반도체막(204)은 고저항 영역으로서 기능하고, 반도체막(203)이 채널 형성 영역으로서 기능한다. 그래서, 박막트랜지스터의 오프 전류를 저감시킬 수 있다. 상기 박막트랜지스터를 반도체 표시장치의 스위칭 소자로서 사용한 경우, 반도체 표시장치의 콘트라스트를 향상시킬 수 있다.
또한, 반도체막(203)을 형성한 후, 플라즈마 CVD법에 의하여 반도체막(204)을 300℃∼400℃의 온도에서 성막하는 것이 바람직하다. 이 성막 처리에 의하여 수소가 반도체막(203)에 공급되어, 반도체막(203)을 수소화한 것과 같은 효과를 얻을 수 있다. 즉, 반도체막(203) 위에 반도체막(204)을 퇴적함으로써, 반도체막(203)에 수소를 확산시켜 댕글링 본드의 종단(終端)을 할 수 있다.
일 도전성을 불순물 원소가 첨가된 반도체막(205)은, n채널형의 박막트랜지스터를 형성하는 경우에는, 대표적인 불순물 원소로서 인을 첨가하면 좋고, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체에 PH3 등의 불순물 원소를 포함하는 기체를 더하면 좋다. 또한, p채널형의 박막트랜지스터를 형성하는 경우에는, 대표적인 불순물 원소로서 붕소를 첨가하면 좋고, 실리콘 또는 게르마늄을 포함하는 퇴적성 기 체에 B2H6 등의 불순물 원소를 포함하는 기체를 더하면 좋다. 인 또는 붕소의 농도를 1×1019 atoms/cm3∼1×1021 atoms/cm3로 함으로써, 후에 형성되는 도전막(206a∼206c)과 오믹 접촉(ohmic contact)을 할 수 있고, 소스 영역 및 드레인 영역으로서 기능한다. 일 전도형을 부여하는 불순물 원소가 첨가된 반도체막(205)은 미결정 반도체, 또는 비정질 반도체로 형성할 수 있다. 일 전도형을 부여하는 불순물 원소가 첨가된 반도체막(205)은 2 nm 이상 50 nm 이하의 두께로 형성한다. 일 전도형을 부여하는 불순물 원소가 첨가된 반도체막(205)의 막 두께를 얇게 함으로써 스루풋(throughput)을 향상시킬 수 있다.
다음에, 도 5(C)에 나타내는 바와 같이, 반도체막(205) 위에 도전막을 형성한다. 도전막은, 스퍼터링법, CVD법, 인쇄법, 액적 토출법, 증착법 등을 사용하여 형성한다. 본 실시형태에서 나타내는 도전막은, 도전막(206a) 내지 도전막(206c)의 3층이 적층된 구조를 가지고, 도전막(206a) 및 도전막(206c)에 몰리브덴막, 도전막 (206b)에 알루미늄막을 사용한 적층 도전막이나, 도전막(206a) 및 도전막(206c)에 티탄막, 도전막(206b)에 알루미늄막을 사용한 적층 도전막이다. 도전막(206a) 내지 도전막(206c)는 스퍼터링법이나 진공 증착법으로 형성한다.
도전막은, 알루미늄, 구리, 또는 구리, 실리콘, 티탄, 네오디뮴, 스칸듐, 몰리브덴 등의 마이그레이션(migration) 방지 원소, 내열성 향상 원소, 또는 힐록(hillock) 방지 원소가 첨가된 알루미늄 합금의 단층 또는 적층으로 형성하는 것이 바람직하다. 또한, 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막(205) 과 접하는 측의 막을, 티탄, 탄탈, 몰리브덴, 텅스텐, 또는 이들 원소의 질화물로 형성하고, 그 위에, 알루미늄 또는 알루미늄 합금을 형성한 적층 구조로 하여도 좋다. 또한, 알루미늄 또는 알루미늄 합금의 상면 및 하면을, 티탄, 탄탈, 몰리브덴, 텅스텐, 또는 이들 원소의 질화물로 끼운 적층 구조로 하여도 좋다.
다음에, 도 6(A)에 나타내는 바와 같이, 도전막(206c) 위에 레지스트(207)를 도포한다. 레지스트(207)는, 포지티브형 레지스트 또는 네거티브형 레지스트를 사용할 수 있다. 본 실시형태에서는, 포지티브형 레지스트를 사용한다. 그리고, 다계조(multi-tone) 마스크(208)를 사용하여 레지스트(207)를 부분적으로 노광한다.
다계조 마스크란, 노광 부분, 중간 노광 부분, 및 미(未)노광 부분을 가지고, 3가지의 레벨로 노광을 행할 수 있는 마스크이고, 한번의 노광 및 현상 공정에 의하여, 복수(대표적으로는 2종류)의 두께의 영역을 가지는 레지스트 마스크를 형성할 수 있다. 따라서, 다계조 마스크를 사용함으로써, 포토마스크의 매수(枚數)를 삭감할 수 있다.
다계조 마스크의 대표적인 예로서는, 그레이 톤(gray-tone) 마스크, 하프 톤(half-tone) 마스크가 있다. 그레이 톤 마스크는, 투광성을 가지는 기판 및 그 위에 형성되는 차광부 및 회절 격자로 구성된다. 차광부에서는, 광의 투과율이 0%이다. 한편, 회절 격자는 슬릿, 도트(dot), 메시(mesh) 등의 광 투과부의 간격을, 노광에 사용하는 광의 해상도 한계 이하의 간격으로 함으로써, 광의 투과율을 제어할 수 있다. 또한, 회절 격자는, 주기적인 슬릿, 도트, 메시, 및 비주기적인 슬릿, 도트, 메시의 양쪽 모두를 사용할 수 있다. 투광성을 가지는 기판은 석영 등 의 투광성을 가지는 기판을 사용할 수 있다. 차광부 및 회절 격자는 크롬이나 산화크롬 등의 광을 흡수하는 차광 재료를 사용하여 형성할 수 있다. 그레이 톤 마스크에 노광 광을 조사한 경우, 차광부에서는, 광 투과율은 0%이고, 차광부 및 회절 격자가 형성되지 않는 영역에서는, 광 투과율은 100%이다. 또한, 회절 격자에서는, 10%∼70%의 범위에서 광 투과율을 조정할 수 있다. 회절 격자에서의 광 투과율의 조정은 회절 격자의 슬릿, 도트, 또는 메시의 간격 또는 피치의 조정에 의하여 가능하다.
한편, 하프 톤 마스크는, 투광성을 가지는 기판 및 그 위에 형성되는 반투과부 및 차광부로 구성된다. 반투과부는 MoSiN, MoSi, MoSiO, MoSiON, CrSi 등을 사용하여 형성할 수 있다. 차광부는 크롬이나 산화크롬 등의 광을 흡수하는 차광 재료를 사용하여 형성할 수 있다. 하프 톤 마스크에 노광 광을 조사한 경우, 차광부에서는 광 투과율은 0%이고, 차광부 및 반투과부가 형성되지 않는 영역에서는 광 투과율은 100%이다. 또한, 반투과부에서는, 10%∼70%의 범위에서 광 투과율을 조정할 수 있다. 반투과부에서의 광 투과율의 조정은 반투과부의 재료의 선택에 의하여 가능하다.
다계조 마스크를 사용하여 노광한 후, 현상함으로써, 도 6(B)에 나타내는 바와 같이, 막 두께가 상이한 영역들을 가지는 레지스트 마스크(209)를 형성할 수 있다.
다음에, 레지스트 마스크(209)에 의하여, 반도체막(203), 반도체막(204), 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막(205), 및 도전막(206a∼206c)을 에칭한다. 그 결과, 도 7(A)에 나타내는 바와 같이, 반도체막(203), 반도체막(204), 일 도전형을 부여하는 불순물 원소가 첨가된 반도체막(205), 및 도전막(206a∼206c)을 원하는 형상으로 가공할 수 있다. 또한, 도 7(A)(레지스트 마스크(209)는 제외한다)는 도 9의 파선 A-A'에 있어서의 단면도에 상당한다.
다음에, 레지스트 마스크(209)를 애싱(ashing)한다. 그 결과, 레지스트의 면적이 축소되고, 두께가 얇게 된다. 이 때, 막 두께가 얇은 영역의 레지스트(도전막(201)의 일부와 중첩하는 영역)는 제거되고, 도 7(B)에 나타내는 바와 같이, 분리된 레지스트 마스크(210)를 형성할 수 있다.
다음에, 레지스트 마스크(210)를 사용하여 도전막(206a∼206c)을 한층 더 에칭하여 분리한다. 그 결과, 도 7(B)에 나타내는 바와 같은 한 쌍의 도전막(206a∼206c)을 형성할 수 있다.
다음에, 도 7(C)에 나타내는 바와 같이, 레지스트 마스크(210)를 사용하여, 일 전도형을 부여하는 불순물 원소가 첨가된 반도체막(205)을 에칭하여 분리하여, 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 반도체막(205)을 형성한다. 또한, 상기 에칭 공정에서, 반도체막(204)의 일부도 에칭되어, 반도체막(204)에는 오목부가 형성된다. 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 반도체막(205)의 형성과, 반도체막(204)의 오목부의 형성을 동일 공정으로 행할 수 있다. 반도체막(204)의 오목부의 깊이를 반도체막(204)의 막 두께가 가장 두꺼운 영역의 1/2 내지 1/3로 하는 것으로, 소스 영역 및 드레인 영역의 거리를 넓히는 것이 가능하므로, 소스 영역 및 드레인 영역 사이에서의 누설 전류를 저감할 수 있다.
본 실시형태에서는, 레지스트 마스크(209)와 비교하여, 면적이 축소한 레지스트 마스크(210)를 사용하여 반도체막(204)의 일부를 에칭하기 때문에, 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 반도체막(205)의 외측에 반도체막(204)의 일부가 돌출한 형상이 된다. 또한, 도전막(206a∼206c)의 단부와, 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 반도체막(205)의 단부는 일치하지 않고 어긋나 있고, 도전막(206a∼206c)의 단부의 외측에 한 쌍의 반도체막(205)의 단부가 형성된다. 이 후, 레지스트 마스크(210)를 제거한다.
또한, 도 7(C)(레지스트 마스크(210)를 제외하다)는 도 10의 파선 A-A'에 있어서의 단면도에 상당한다. 도 10에 나타내는 바와 같이, 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 반도체막(205)의 단부는 도전막(206a∼206c)의 단부의 외측에 위치하는 것을 알 수 있다. 또한, 반도체막(204)의 단부는 도전막(206a∼206c) 및 한 쌍의 반도체막(205)의 단부의 외측에 위치한다. 또한, 도전막(206a∼206c)의 한쪽은 도전막(206a∼206c)의 다른 한쪽을 둘러싸는 형상(구체적으로는, U자형, C자형)이다. 그래서, 캐리어가 이동하는 영역의 면적을 증가시킬 수 있으므로, 박막트랜지스터의 면적을 억제하면서 전류량을 증가시킬 수 있다.
다음에, 노출하여 있는 반도체막(204)에 데미지(damage)가 생기지 않고, 또 상기 반도체막(204)에 대한 에칭 레이트가 낮은 조건으로 드라이 에칭하여도 좋다. 이 공정에 의하여, 한 쌍의 반도체막(205) 사이의 반도체막(204) 위의 에칭 잔사물(殘渣物), 레지스트 마스크의 잔사, 및 레지스트 마스크의 제거에 사용하는 장치 내의 오염원을 제거할 수 있고, 한 쌍의 반도체막(205) 사이의 절연을 확실한 것으 로 할 수 있다. 이 결과, 박막트랜지스터의 누설 전류를 저감할 수 있고, 오프 전류가 작고 내압이 높은 박막트랜지스터를 제작하는 것이 가능하다. 또한, 에칭 가스에는, 예를 들면, 염소를 포함하는 가스, 불소를 포함하는 가스 등을 사용하면 좋다.
이상의 공정에 의하여, 채널 에치(channel-etch)형의 박막트랜지스터를 형성할 수 있다.
다음에, 도 8(A)에 나타내는 바와 같이, 도전막(206a∼206c), 한 쌍의 반도체막(205), 반도체막(204), 반도체막(203), 및 게이트 절연막(202b) 위에, 보호 절연막(211)을 형성한다. 보호 절연막(211)은, 대기 중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 방지하기 위한 것이고, 치밀한 막이 바람직하다. 또한, 보호 절연막(211)에 질화규소막을 사용함으로써, 반도체막(204) 중의 산소 농도를 5×1019 atoms/cm3 이하, 바람직하게는 1×1019 atoms/cm3 이하로 할 수 있고, 반도체막(204)의 산화를 방지할 수 있다.
다음에, 도 8(B)에 나타내는 바와 같이, 보호 절연막(211)의 일부를 에칭하여 콘택트 홀을 형성한다. 다음에, 상기 콘택트 홀에서 도전막(206c)에 접하는 화소 전극(212)을 형성한다. 본 실시형태에서는, 화소 전극(212)은, 스퍼터링법에 의하여 ITO를 사용한 막을 성막한 후, 에칭 등에 의하여, 원하는 형상으로 가공함으로써 형성할 수 있다. 또한, 도 8(B)는 도 11의 파선 A－A'에 있어서의 단면도에 상당한다.
화소 전극(212)은, 산화텅스텐을 함유하는 인듐산화물, 산화텅스텐을 함유하는 인듐아연산화물, 산화티탄을 함유하는 인듐산화물, 산화티탄을 함유하는 인듐주석산화물, ITO, 인듐아연산화물, 산화규소를 첨가한 인듐주석산화물 등의 투광성을 가지는 도전성 재료를 사용할 수 있다.
또한, 화소 전극(212)으로서, 도전성 고분자(도전성 폴리머라고도 한다)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 조성물을 사용하여 형성한 화소 전극은 시트 저항이 10000 Ω/□ 이하, 파장 550 nm에서의 투광률이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항률이 0.1 Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 이른바 π 전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들면, 폴리아닐린 또는 그의 유도체, 폴리피롤 또는 그의 유도체, 폴리티오펜 또는 그의 유도체, 또는 이들 2종 이상의 공중합체 등을 들 수 있다.
이상에 의하여, 박막트랜지스터, 및 그 박막트랜지스터를 가지고 반도체 표시장치에 사용할 수 있는 소자 기판을 형성할 수 있다.
다음에, 1장의 포토마스크로 콘택트 홀과 용량 소자를 형성하는 것이 가능한 공정에 대하여 이하에 나타낸다.
도 8(A)에 나타내는 바와 같이, 보호 절연막(211)을 형성한 후, 도 12(A)에 나타내는 바와 같이, 보호 절연막(211) 위에 절연막(220)을 형성한다. 본 실시형태에서는, 감광성의 유기 수지를 사용하여 절연막(220)을 형성한다. 다음에, 다계조 마스크(221)를 사용하여 절연막(220)을 감광한 후, 현상하여, 도 12(B)에 나타 내는 바와 같이, 보호 절연막(211) 중, 도전막(206c)과 겹치는 부분을 선택적으로 노출시키는 개구부(222)와 용량 배선(223) 위에 오목부(224)를 형성한다. 본 실시형태에서는, 개구부(222)가 되는 영역에서 절연막(220)을 광 투과률 100%로 노광할 수 있고, 또한 오목부(224)가 되는 영역에서 절연막(220)을 광 투과률 10%∼70%로 노광할 수 있는 다계조 마스크(221)를 사용한다.
다음에, 오목부(224) 및 개구부(222)를 가지는 절연막(220)을 마스크로서 사용하여 보호 절연막(211)을 에칭함으로써, 도 12(B)에 나타내는 바와 같이, 도전막(206c)을 부분적으로 노출시킨다.
다음에, 오목부(224) 및 개구부(222)를 가지는 절연막(220)의 표면을 전체적으로 에칭(에치 백)함으로써, 오목부(224) 및 개구부(222)를 넓힌다. 그리고, 마지막으로는, 도 13(A)에 나타내는 바와 같이, 면적이 보다 넓어진 개구부(222)와, 오목부(224)가 넓어짐으로써 얻어지는 개구부(225)가 절연막(220)에 형성된다. 개구부(225)는 용량 배선(223)과 겹치는 영역에 형성된다.
이 후, 도 13(B)에 나타내는 바와 같이, 화소 전극(212)을 도전막(206c)에 접하도록 형성함과 동시에, 용량 배선(223), 게이트 절연막(202a), 게이트 절연막(202 b), 보호 절연막(211), 및 화소 전극(212)으로 구성되는 용량 소자를 형성할 수 있다.
이상의 공정에서, 1장의 다계조 마스크에 의하여, 화소 전극과, 배선으로서 기능하는 도전막(206c)과를 접속하는 콘택트 홀을 형성함과 동시에, 용량 소자를 형성할 수 있다.
또한, 본 실시형태에서는, 채널 에치형의 박막트랜지스터를 사용하여 나타내지만, 채널 보호형의 박막트랜지스터도 마찬가지로 형성할 수 있다. 구체적으로는, 도 5(B)에 나타내는 바와 같이, 반도체막(203) 위에 반도체막(204)을 형성하는 공정까지 행한다. 다음에, 반도체막(204) 위이고 또한 도전막(201)에 중첩하는 영역에 채널 보호막을 형성한다. 채널 보호막은, 질화규소막, 산화규소막, 질화산화규소막, 또는 산화질화규소막을 성막한 후, 포토리소그래피 공정에 의하여 선택적으로 에칭하여 형성할 수 있다. 또는, 폴리이미드, 아크릴, 또는 실록산을 포함한 조성물을 토출하고 소성함으로써 형성할 수도 있다.
다음에, 일 전도형을 부여하는 불순물 원소가 첨가된 반도체막(205) 및 도전막(206a), 도전막(206b), 도전막(206c)을 순차로 형성한다. 그리고, 포토리소그래피 공정에 의하여 형성한 레지스트 마스크를 사용하여, 도전막(206a), 도전막(206b), 도전막(206c), 일 전도형을 부여하는 불순물 원소가 첨가된 반도체막(205), 반도체막(204), 반도체막(203)을 에칭한다. 이 에칭에 의하여, 도전막(206a), 도전막(206b), 도전막(206c)은 분리된 한 쌍의 도전막(206a, 206b, 206c)이 되고, 또한 반도체막(205)은 분리한 한 쌍의 반도체막(205)이 된다. 또한, 이 에칭에 의하여, 반도체막(204), 반도체막(203)도 섬 형상의 패턴으로 형성된다.
이상의 공정에 의하여 채널 보호형의 박막트랜지스터를 형성할 수 있다.
또한, 도 5(A)에 나타내는 박막트랜지스터의 게이트 절연막(202a, 202b) 대신에, 3층의 게이트 절연막을 형성하여도 좋다. 3층째의 게이트 절연막으로서는, 두께 1 nm∼5 nm 정도의 질화규소막 또는 질화산화규소막을 형성할 수 있다. 3층째의 게이트 절연막으로서 형성하는 두께 1 nm∼5 nm 정도의 질화규소막 또는 질화산화규소막의 형성 방법으로서는, 플라즈마 CVD법으로 형성할 수 있다. 또한, 게이트 절연막(202b)에 대하여 고밀도 플라즈마를 사용하여 질화처리하여, 게이트 절연막(202b)의 표면에 질화규소층을 형성할 수 있다. 고밀도 플라즈마를 사용하여 질화처리를 행함으로써, 보다 높은 농도의 질소를 포함하는 질화규소층을 얻을 수도 있다. 고밀도 플라즈마는 높은 주파수의 마이크로파, 예를 들어, 2.45 GHz를 사용함으로써 생성된다. 저전자온도가 특징인 고밀도 플라즈마는, 활성종의 운동 에너지가 낮기 때문에, 종래의 플라즈마 처리에 비하여 플라즈마 데미지가 적고 결함이 적은 층을 형성할 수 있다. 또한, 게이트 절연막(202b)의 표면의 거칠기를 작게 할 수 있으므로, 캐리어 이동도를 크게 할 수 있다.
또한, 게이트 절연막(202a, 202b)을 형성한 후, 성막 장치의 반응실 내에 실리콘 또는 게르마늄을 포함하는 퇴적성 가스를 흘리고, 반응실 내에 잔존하는 게이트 절연막(202a, 202b)의 원료 가스, 특히 산소, 질소를 포함하는 가스를 제거하는 것이 바람직하다. 상기 공정에 의하여, 반응실 내의 산소 농도, 질소 농도를 저감시킬 수 있고, 후에 형성하는 미결정 반도체막의 산소 농도, 질소 농도를 저감시킬 수 있다. 이 결과, 결함이 적은 미결정 반도체막을 형성할 수 있다.
[실시형태 3]
본 실시형태에서는, 본 발명의 박막트랜지스터를 스위칭 소자로서 사용한 액정 표시장치의 구성에 대하여 설명한다.
도 14에, 본 발명의 액정 표시장치의 단면도를 일례로서 나타낸다. 도 14에 나타내는 박막트랜지스터(1401)는, 절연 표면 위에 형성된 도전막(1402)과, 그 도전막(1402)을 덮도록 형성된 게이트 절연막(1403a, 1403b)과, 그 게이트 절연막(1403a, 1403b)을 사이에 끼우고 도전막(1402)과 겹치도록 형성된, 미결정 반도체를 포함한 반도체막(1404)과, 그 반도체막(1404) 위에 형성된 비정질 반도체를 포함하는 반도체막(1405)과, 그 반도체막(1405) 위에 형성된, 소스 영역 또는 드레인 영역으로서 기능하는 한 쌍의 반도체막(1406)을 가진다.
한 쌍의 반도체막(1406) 위에는, 배선으로서 기능하는 한 쌍의 도전막(1407)이 형성되어 있다. 그리고, 박막트랜지스터(1401) 및 도전막(1407)을 덮도록, 보호 절연막(1408) 및 절연막(1409)이 적층되도록 순차로 형성되어 있다. 보호 절연막(1408), 절연막(1409)의 일부에는 개구부가 형성되어 있고, 그 개구부에서 도전막(1407)의 하나와 접하도록 화소 전극(1410)이 형성되어 있다.
또한, 절연막(1409) 위에는, 액정 소자의 셀 갭을 제어하기 위한 스페이서(1417)가 형성되어 있다. 스페이서(1417)는 절연막을 원하는 형상으로 에칭함으로써 형성할 수 있지만, 필러(filler)를 절연막(1409) 위에 분산시킴으로써 셀 갭을 제어하도록 하여도 좋다.
또한, 화소 전극(1410) 위에는, 배향막(1411)이 형성되어 있다. 배향막(1411)은, 예를 들어, 절연막에 러빙 처리를 실시함으로써 형성할 수 있다. 또한, 화소 전극(1410)과 대치(對峙)하는 위치에는, 대향전극(1413)이 형성되어 있고, 대향전극(1413)의 화소 전극(1410)에 가까운 쪽에는 배향막(1414)이 형성되어 있다. 그리고, 화소 전극(1410)과 대향전극(1413) 사이에서 시일(seal)재(1416)로 둘러싸인 영역에는, 액정(1415)이 제공되어 있다. 또한, 시일재(1416)에는 필러가 혼입되어 있어도 좋다.
화소 전극(1410)과 대향 전극(1413)에는, 예를 들어, 산화규소를 함유한 산화인듐주석(ITSO), 산화인듐주석(ITO), 아연산화물(ZnO), 산화인듐아연(IZO), 갈륨을 첨가한 아연산화물(GZO) 등을 사용할 수 있다. 또한, 본 실시형태에서는, 화소 전극(1410) 및 대향 전극(1413)에 광을 투과하는 도전막을 사용하여, 투과형의 액정 소자를 제작하는 예를 나타내지만, 본 발명은 이 구성에 한정되지 않는다. 본 발명의 액정 표시장치는 반투과형 또는 반사형이어도 좋다.
또한, 컬러 필터가 도 14에 나타낸 액정 표시장치에 설치되어도 좋다.
또한, 본 실시형태에서는, 액정 표시장치로서 TN(Twisted Nematic)형을 나타내지만, VA(Virtical Alignment)형, OCB(Optically Compensated Birefringence)형, IPS(In－Plane Switching)형 등의, 그 외의 액정 표시장치에도, 본 발명의 박막트랜지스터를 사용할 수 있다.
본 발명의 액정 표시장치는, 이동도 및 온 전류가 높고, 또한 신뢰성이 높은 박막트랜지스터를 사용하므로, 콘트라스트 및 시인성(視認性)이 높다.
[실시예 1]
본 실시예에서는, 본 발명의 반도체 표시장치의 하나의 실시예에 대하여 설명한다.
도 15(A) 및 도 15(B)에, 칩(ship) 형상의 IC(IC 칩)가 표시 패널에 실장된 반도체 표시장치의 사시도를 나타낸다.
도 15(A)에 나타내는 표시 패널은, 기판(6001)과 기판(6006) 사이에 화소부(6002)와 주사선 구동회로(6003)가 형성되어 있다. 그리고, IC 칩(6004)에 형성된 신호선 구동회로가 기판(6001)에 실장되어 있다. 구체적으로는, IC 칩(6004)에 형성된 신호선 구동회로가 기판(6001)에 부착되고, 화소부(6002)와 전기적으로 접속되어 있다. 또한, 부호 6005는 FPC이고, 화소부(6002)와 주사선 구동회로(6003)와 IC 칩(6004)에 형성된 신호선 구동회로에 각각 전력, 각종 신호 등이 FPC(6005)를 통하여 공급된다.
도 15(B)에 나타내는 표시 패널은, 기판(6101)과 기판(6106) 사이에 화소부(6102)와, 주사선 구동회로(6103)가 형성되어 있다. 그리고, IC 칩(6104)에 형성된 신호선 구동회로가, 기판(6101)에 실장된 FPC(6105)에 더욱 실장되어 있다. 화소부(6102)와 주사선 구동회로(6103)와 IC 칩(6104)에 형성된 신호선 구동회로에 각각 전력, 각종 신호 등이 FPC(6105)를 통하여 공급된다.
IC 칩의 실장 방법은 특별히 한정되는 것이 아니고, 공지의 COG 방법이나 와이어 본딩 방법, 혹은 TAB 방법 등을 사용할 수 있다. 또한, IC 칩을 실장하는 위치는, 전기적인 접속이 가능하다면, 도 15(A) 및 도 15(B)에 나타낸 위치에 한정되지 않는다. 또한, 도 15(A) 및 도 15(B)에서는, 신호선 구동회로만을 IC 칩으로 형성한 예에 대하여 나타내지만, 주사선 구동회로를 IC 칩으로 형성하여도 좋고, 또는 컨트롤러, CPU, 메모리 등을 IC 칩으로 형성하고, 실장하도록 하여도 좋다. 또한, 신호선 구동회로나 주사선 구동회로 전체를 IC 칩으로 형성하는 것이 아니 라, 각 구동회로를 구성하는 회로의 일부만을 IC 칩으로 형성하도록 하여도 좋다.
또한, 구동회로 등의 집적회로를 별도 IC 칩으로 형성하여 실장함으로써, 모든 회로를 화소부와 같은 기판 위에 형성하는 경우에 비하여 수율을 높일 수 있고, 또한 각 회로의 특성에 맞춘 프로세스의 최적화를 용이하게 행할 수 있다.
본 실시예는 상기 실시형태들과 조합하여 실시할 수 있다.
[실시예 2]
본 실시예에서는, 본 발명의 액정 표시장치에 있어서의 액정 패널과 광원의 배치에 대하여 설명한다.
도 16은 본 발명의 액정 표시장치의 구조를 나타내는 사시도의 일례이다. 도 16에 나타내는 액정 표시장치는, 한 쌍의 기판 사이에 액정 소자가 형성된 액정 패널(1601)과, 제 1 확산판(1602)과, 프리즘 시트(1603)와, 제 2 확산판(1604)과, 도광판(1605)과, 반사판(1606)과, 광원(1607)과, 회로 기판(1608)을 가지고 있다.
액정 패널(1601)과 제 1 확산판(1602)과 프리즘 시트(1603)와 제 2 확산판(1604)과 도광판(1605)과 반사판(1606)은 순차로 적층되어 있다. 광원(1607)은 도광판(1605)의 단부에 설치되어 있고, 도광판(1605) 내부에 확산된 광원(1607)으로부터의 광은 제 1 확산판(1602), 프리즘 시트(1603) 및 제 2 확산판(1604)에 의하여 균일하게 액정 패널(1601)에 조사된다.
또한, 본 실시예에서는, 제 1 확산판(1602)과 제 2 확산판(1604)을 사용하지만, 확산판의 개수는 이것에 한정되지 않고, 단수라도 좋고 3개 이상이라도 좋다. 또한, 확산판은 도광판(1605)과 액정 패널(1601) 사이에 제공되어 있으면 좋다. 따라서, 프리즘 시트(1603)보다도 액정 패널(1601)에 가까운 쪽에만 확산판이 제공되어 있어도 좋고, 프리즘 시트(1603)보다도 도광판(1605)에 가까운 쪽에만 확산판이 제공되어 있어도 좋다.
또한, 프리즘 시트(1603)는, 도 16에 나타낸 단면이 톱니 형상에 한정되지 않고, 도광판(1605)으로부터의 광을 액정 패널(1601) 측에 집광할 수 있는 형상을 가지면 된다.
회로 기판(1608)에는, 액정 패널(1601)에 입력되는 각종 신호를 생성하는 회로, 또는 이들 신호에 처리를 실시하는 회로 등이 설치되어 있다. 또한, 도 16에서는, 회로 기판(1608)과 액정 패널(1601)이 FPC(Flexible Printed Circuit)(1609)를 통하여 접속되어 있다. 또한, 상기 회로는, COG(Chip ON Glass)법을 사용하여 액정 패널(1601)에 접속되어도 좋고, 상기 회로의 일부가 FPC(1609)에 COF(Chip ON Film)법을 사용하여 접속되어도 좋다.
도 16에서는, 광원(1607)의 구동을 제어하는 각종 회로가 회로 기판(1608)에 제공되어 있고, 그 회로와 광원(1607)이 FPC(1610)를 통하여 접속되어 있는 예를 나타낸다. 다만, 상기 광원(1607)의 구동을 제어하는 각종 회로는 액정 패널(1601)에 형성되어도 좋고, 이 경우는 액정 패널(1601)과 광원(1607)이 FPC 등에 의하여 접속되도록 한다.
또한, 도 16은, 액정 패널(1601)의 단부에 광원(1607)을 배치하는 에지 라이트(edge-light)형의 광원을 예시하고 있지만, 본 발명의 액정 표시장치는 광원(1607)이 액정 패널(1601) 바로 아래에 배치되는 직하형(direct type)이어도 좋 다.
본 실시예는 상기 실시형태들 혹은 상기 실시예와 적절히 조합하여 실시할 수 있다.
[실시예 3]
본 발명의 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대 전화기, 휴대형 게임기 혹은 전자 서적, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 장착형 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 오디오 컴포넌트 등), 노트북형 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(구체적으로는, DVD(Digital Versatile Disc) 등의 기록 매체를 재생하고, 그의 화상을 표시할 수 있는 디스플레이를 가지는 장치) 등을 들 수 있다. 이들 전자 기기의 구체예를 도 17(A) 내지 도 17(C)에 나타낸다.
도 17(A)는 휴대 전화기이고, 본체(2101), 표시부(2102), 음성 입력부(2103), 음성 출력부(2104), 조작 키(2105)를 가진다. 표시부(2102)에 본 발명의 반도체 장치를 사용함으로써, 신뢰성이 높고, 또 콘트라스트 및 시인성이 높은 휴대 전화기가 얻어진다.
도 17(B)는 비디오 카메라이고, 본체(2601), 표시부(2602), 케이스(2603), 외부 접속 포트(2604), 리모트 컨트롤 수신부(2605), 수상부(2606), 배터리(2607), 음성 입력부(2608), 조작 키(2609), 접안부(2610) 등을 가진다. 표시부(2602)에 본 발명의 반도체 장치를 사용함으로써, 신뢰성이 높고, 또 콘트라스트 및 시인성이 높은 비디오 카메라가 얻어진다.
도 17(C)는 영상 표시 장치이고, 하우징(2401), 표시부(2402), 스피커부(2403) 등을 가진다. 표시부(2402)에 본 발명의 반도체 장치를 사용함으로써, 신뢰성이 높고, 또 콘트라스트 및 시인성이 높은 영상 표시 장치가 얻어진다. 또한, 영상 표시 장치에는, 퍼스널 컴퓨터용, TV 방송 수신용, 광고 표시용 등, 영상을 표시하기 위한 모든 영상 표시 장치가 포함된다.
상술한 바와 같이, 본 발명의 적용 범위는 극히 넓고, 모든 분야의 전자 기기에 사용할 수 있다.
본 실시예는 상기 실시형태들 혹은 상기 실시예들과 적절히 조합하여 실시할 수 있다.
도 1(A)∼도 1(C)는 본 발명의 박막트랜지스터의 단면도.
도 2(A)∼도 2(C)는 본 발명의 박막트랜지스터의 단면도.
도 3(A) 및 도 3(B)는 미결정 반도체를 포함하는 반도체막의 밴드 구조를 나타내는 도면.
도 4(A) 및 도 4(B)는 계산에 의하여 산출된 역 스태거형의 박막트랜지스터의 게이트 전압(VG)과 전류(ID) 및 이동도(μ)의 관계를 나타내는 도면.
도 5(A)∼도 5(C)는 본 발명의 박막트랜지스터의 제작 방법을 나타내는 도면.
도 6(A) 및 도 6(B)는 본 발명의 박막트랜지스터의 제작 방법을 나타내는 도면.
도 7(A)∼도 7(C)는 본 발명의 박막트랜지스터의 제작 방법을 나타내는 도면.
도 8(A) 및 도 8(B)는 본 발명의 박막트랜지스터의 제작 방법을 나타내는 도면.
도 9는 본 발명의 박막트랜지스터의 제작 방법을 나타내는 도면.
도 10은 본 발명의 박막트랜지스터의 제작 방법을 나타내는 도면.
도 11은 본 발명의 박막트랜지스터의 제작 방법을 나타내는 도면.
도 12(A) 및 도 12(B)는 본 발명의 박막트랜지스터를 가지는 반도체 장치의 제작 방법을 나타내는 도면.
도 13(A) 및 도 13(B)는 본 발명의 박막트랜지스터를 가지는 반도체 장치의 제작 방법을 나타내는 도면.
도 14는 본 발명의 액정 표시장치의 단면도.
도 15(A) 및 도 15(B)는 본 발명의 반도체 표시장치의 일 실시예를 나타내는 사시도.
도 16은 본 발명의 액정 표시장치의 구조를 나타내는 사시도.
도 17(A)∼도 17(C)는 본 발명의 반도체 장치를 사용한 전자 기기를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
101: 도전막 102: 게이트 절연막
103: 반도체막 104: 반도체막
105: 반도체층 106: 파선
107: 층 111: 도전막

Claims (22)

  1. 트랜지스터로서,
    절연 표면 위의 도전막과;
    상기 도전막 위의 게이트 절연막과;
    상기 게이트 절연막 위에 있고, 상기 도전막과 중첩하는 제 1 반도체막과;
    상기 제 1 반도체막 위의 한 쌍의 제 2 반도체막으로서, 일 도전형을 부여하는 제 1 불순물 원소를 포함하는 상기 한 쌍의 제 2 반도체막; 및
    상기 게이트 절연막과 상기 제 1 반도체막 사이에 있고, 상기 제 1 반도체막보다 결정성이 낮은 제 1 층을 포함하고,
    상기 제 1 반도체막은 미(微)결정 반도체를 포함하고,
    상기 제 1 반도체막은 상기 게이트 절연막 및 상기 한 쌍의 제 2 반도체막과 이격(離隔)되어 있는 제 2 층을 포함하고,
    상기 제 2 층은 상기 제 1 불순물 원소와 같은 도전형을 부여하는 제 2 불순물 원소를 포함하는, 트랜지스터.
  2. 트랜지스터로서,
    절연 표면 위의 도전막과;
    상기 도전막 위의 게이트 절연막과;
    상기 게이트 절연막 위에 있고, 상기 도전막과 중첩하는 제 1 반도체막과;
    상기 제 1 반도체막 위의 한 쌍의 제 2 반도체막으로서, 일 도전형을 부여하는 제 1 불순물 원소를 포함하는 상기 한 쌍의 제 2 반도체막; 및
    상기 게이트 절연막과 상기 제 1 반도체막 사이에 있고, 상기 제 1 반도체막보다 결정성이 낮은 제 1 층을 포함하고,
    상기 제 1 반도체막은, 미(微)결정 반도체를 포함하는 제 3 반도체막과 비정질 반도체를 포함하는 제 4 반도체막을 적어도 포함하고,
    상기 제 3 반도체막은 상기 게이트 절연막으로부터 이격된 제 2 층을 포함하고,
    상기 제 2 층은 상기 제 1 불순물 원소와 같은 도전형을 부여하는 제 2 불순물 원소를 포함하고,
    상기 제 4 반도체막은 상기 제 3 반도체막과 상기 한 쌍의 제 2 반도체막 사이에 제공되어 있는, 트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 반도체막의 일부의 단부(edge)는 상기 한 쌍의 제 2 반도체막의 단부의 외측에 위치하는, 트랜지스터.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 한 쌍의 제 2 반도체막과 중첩하는 상기 제 1 반도체막의 영역들은 상기 한 쌍의 제 2 반도체막과 중첩하지 않는 영역보다 두꺼운 두께를 가지는, 트랜지스터.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 층에 있어서의 상기 제 2 불순물 원소의 피크 농도는 1×1017 atoms/cm3 이상 1×1019 atoms/cm3 이하인, 트랜지스터.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 불순물 원소는 인(P), 비소(As), 안티몬(Sb), 황(S), 텔루르(Te), 또는 셀렌(Se)인, 트랜지스터.
  7. 제 2 항에 있어서, 상기 제 4 반도체막은 미결정 반도체를 포함하고,
    상기 제 3 반도체막은 상기 제 4 반도체막보다 많은 미결정 반도체를 포함하는, 트랜지스터.
  8. 반도체 장치로서,
    절연 표면 위의 제 1 도전막과;
    상기 제 1 도전막 위의 게이트 절연막과;
    상기 게이트 절연막 위에 있고, 상기 제 1 도전막과 중첩하는 제 1 반도체막과;
    상기 제 1 반도체막 위의 한 쌍의 제 2 반도체막으로서, 일 도전형을 부여하는 제 1 불순물 원소를 포함하는 상기 한 쌍의 제 2 반도체막과;
    상기 한 쌍의 제 2 반도체막 위의 한 쌍의 제 2 도전막; 및
    상기 게이트 절연막과 상기 제 1 반도체막 사이에 있고, 상기 제 1 반도체막보다 결정성이 낮은 제 1 층을 포함하고,
    상기 제 1 반도체막은 미(微)결정 반도체를 포함하고,
    상기 제 1 반도체막은 상기 게이트 절연막 및 상기 한 쌍의 제 2 반도체막과 이격되어 있는 제 2 층을 포함하고,
    상기 제 2 층은 상기 제 1 불순물 원소와 같은 도전형을 부여하는 제 2 불순물 원소를 포함하는, 반도체 장치.
  9. 반도체 장치로서,
    절연 표면 위의 제 1 도전막과;
    상기 제 1 도전막 위의 게이트 절연막과;
    상기 게이트 절연막 위에 있고, 상기 제 1 도전막과 중첩하는 제 1 반도체막과;
    상기 제 1 반도체막 위의 한 쌍의 제 2 반도체막으로서, 일 도전형을 부여하는 제 1 불순물 원소를 포함하는 상기 한 쌍의 제 2 반도체막과;
    상기 한 쌍의 제 2 반도체막 위의 한 쌍의 제 2 도전막; 및
    상기 게이트 절연막과 상기 제 1 반도체막 사이에 있고, 상기 제 1 반도체막보다 결정성이 낮은 제 1 층을 포함하고,
    상기 제 1 반도체막은, 미(微)결정 반도체를 포함하는 제 3 반도체막과 비정질 반도체를 포함하는 제 4 반도체막을 적어도 포함하고,
    상기 제 3 반도체막은 상기 게이트 절연막으로부터 이격된 제 2 층을 포함하고,
    상기 제 2 층은 상기 제 1 불순물 원소와 같은 도전형을 부여하는 제 2 불순물 원소를 포함하고,
    상기 제 4 반도체막은 상기 제 3 반도체막과 상기 한 쌍의 제 2 반도체막 사이에 제공되어 있는, 반도체 장치.
  10. 제 8 항 또는 제 9 항에 있어서, 상기 한 쌍의 제 2 반도체막과 중첩하는 상기 제 1 반도체막의 영역들은 상기 한 쌍의 제 2 반도체막과 중첩하지 않는 영역보다 두꺼운 두께를 가지는, 반도체 장치.
  11. 제 8 항 또는 제 9 항에 있어서, 상기 제 2 층에 있어서의 상기 제 2 불순물 원소의 피크 농도는 1×1017 atoms/cm3 이상 1×1019 atoms/cm3 이하인, 반도체 장치.
  12. 제 8 항 또는 제 9 항에 있어서, 상기 제 2 불순물 원소는 인(P), 비소(As), 안티몬(Sb), 황(S), 텔루르(Te), 또는 셀렌(Se)인, 반도체 장치.
  13. 제 8 항 또는 제 9 항에 따른 상기 반도체 장치를 사용하는 전자 기기.
  14. 제 9 항에 있어서, 상기 제 4 반도체막은 미결정 반도체를 포함하고,
    상기 제 3 반도체막은 상기 제 4 반도체막보다 많은 미결정 반도체를 포함하는, 반도체 장치.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
KR1020080112804A 2007-12-03 2008-11-13 박막트랜지스터 및 반도체 장치 KR101523353B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007311965 2007-12-03
JPJP-P-2007-311965 2007-12-03

Publications (2)

Publication Number Publication Date
KR20090057892A KR20090057892A (ko) 2009-06-08
KR101523353B1 true KR101523353B1 (ko) 2015-05-27

Family

ID=40674803

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080112804A KR101523353B1 (ko) 2007-12-03 2008-11-13 박막트랜지스터 및 반도체 장치

Country Status (5)

Country Link
US (2) US7923730B2 (ko)
JP (1) JP5593025B2 (ko)
KR (1) KR101523353B1 (ko)
CN (1) CN101478004B (ko)
TW (1) TWI456769B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5311957B2 (ja) * 2007-10-23 2013-10-09 株式会社半導体エネルギー研究所 表示装置及びその作製方法
JP5311955B2 (ja) * 2007-11-01 2013-10-09 株式会社半導体エネルギー研究所 表示装置の作製方法
KR101588355B1 (ko) 2009-12-23 2016-02-15 삼성디스플레이 주식회사 터치스크린 기판, 이의 제조 방법 및 표시 패널
US8383434B2 (en) * 2010-02-22 2013-02-26 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and manufacturing method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11177094A (ja) * 1997-12-08 1999-07-02 Advanced Display Inc 半導体薄膜トランジスタおよび該半導体薄膜トランジスタを含む半導体薄膜トランジスタアレイ基板
JP2005322845A (ja) * 2004-05-11 2005-11-17 Sekisui Chem Co Ltd 半導体デバイスと、その製造装置、および製造方法
KR20060045688A (ko) * 2004-04-14 2006-05-17 엔이씨 엘씨디 테크놀로지스, 엘티디. 박막 트랜지스터 및 그 제조 방법

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122123A (en) * 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
JPS5892217A (ja) 1981-11-28 1983-06-01 Semiconductor Energy Lab Co Ltd 半導体装置作製方法
JPS60160170A (ja) 1984-01-31 1985-08-21 Seiko Instr & Electronics Ltd 薄膜トランジスタ
JPS6267872A (ja) 1985-09-20 1987-03-27 Toshiba Corp 非晶質シリコン薄膜トランジスタ
JPS63258072A (ja) 1987-04-15 1988-10-25 Nec Corp 電界効果トランジスタ
JP2650946B2 (ja) * 1988-03-04 1997-09-10 株式会社日立製作所 薄膜電界効果素子
US7115902B1 (en) * 1990-11-20 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JP2791422B2 (ja) 1990-12-25 1998-08-27 株式会社 半導体エネルギー研究所 電気光学装置およびその作製方法
US5514879A (en) * 1990-11-20 1996-05-07 Semiconductor Energy Laboratory Co., Ltd. Gate insulated field effect transistors and method of manufacturing the same
US5849601A (en) * 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
KR950013784B1 (ko) * 1990-11-20 1995-11-16 가부시키가이샤 한도오따이 에네루기 겐큐쇼 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터
US7098479B1 (en) * 1990-12-25 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US7576360B2 (en) * 1990-12-25 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device which comprises thin film transistors and method for manufacturing the same
JPH05226656A (ja) * 1992-02-13 1993-09-03 Hitachi Ltd 薄膜半導体装置及びその製造方法
JPH06326312A (ja) 1993-05-14 1994-11-25 Toshiba Corp アクティブマトリクス型表示装置
JPH07263698A (ja) * 1994-03-17 1995-10-13 Hitachi Ltd 薄膜トランジスタ及びその製造方法
JPH08201851A (ja) * 1995-01-31 1996-08-09 Sharp Corp アクティブマトリクス基板
KR100257158B1 (ko) 1997-06-30 2000-05-15 김영환 박막 트랜지스터 및 그의 제조 방법
TW508830B (en) * 2001-08-28 2002-11-01 Hannstar Display Corp Thin film transistor structure having four procedures of mask processing and the manufacturing method
CN1265446C (zh) * 2003-01-09 2006-07-19 友达光电股份有限公司 一种薄膜晶体管的制作方法
JP4748954B2 (ja) 2003-07-14 2011-08-17 株式会社半導体エネルギー研究所 液晶表示装置
JP2005053212A (ja) 2003-07-18 2005-03-03 Seiko Epson Corp 液体収容体
US7205171B2 (en) * 2004-02-11 2007-04-17 Au Optronics Corporation Thin film transistor and manufacturing method thereof including a lightly doped channel
TWI234288B (en) * 2004-07-27 2005-06-11 Au Optronics Corp Method for fabricating a thin film transistor and related circuits
US7576359B2 (en) * 2005-08-12 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
KR101298940B1 (ko) * 2005-08-23 2013-08-22 주식회사 동진쎄미켐 포토레지스트 조성물 및 이를 이용한 박막 트랜지스터기판의 제조방법
KR101277606B1 (ko) * 2006-03-22 2013-06-21 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
TW200837956A (en) * 2007-03-14 2008-09-16 Chunghwa Picture Tubes Ltd Thin film transistor
KR101484297B1 (ko) * 2007-08-31 2015-01-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 표시장치의 제작방법
US20090090915A1 (en) * 2007-10-05 2009-04-09 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, display device having thin film transistor, and method for manufacturing the same
KR101455304B1 (ko) * 2007-10-05 2014-11-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막트랜지스터, 및 박막트랜지스터를 가지는 표시장치, 및그들의 제작방법
JP5395415B2 (ja) * 2007-12-03 2014-01-22 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
US7968880B2 (en) * 2008-03-01 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and display device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11177094A (ja) * 1997-12-08 1999-07-02 Advanced Display Inc 半導体薄膜トランジスタおよび該半導体薄膜トランジスタを含む半導体薄膜トランジスタアレイ基板
KR20060045688A (ko) * 2004-04-14 2006-05-17 엔이씨 엘씨디 테크놀로지스, 엘티디. 박막 트랜지스터 및 그 제조 방법
JP2005322845A (ja) * 2004-05-11 2005-11-17 Sekisui Chem Co Ltd 半導体デバイスと、その製造装置、および製造方法

Also Published As

Publication number Publication date
US7923730B2 (en) 2011-04-12
CN101478004B (zh) 2012-09-05
JP2009158935A (ja) 2009-07-16
US8063403B2 (en) 2011-11-22
TW200939482A (en) 2009-09-16
TWI456769B (zh) 2014-10-11
CN101478004A (zh) 2009-07-08
KR20090057892A (ko) 2009-06-08
US20090140256A1 (en) 2009-06-04
JP5593025B2 (ja) 2014-09-17
US20110163316A1 (en) 2011-07-07

Similar Documents

Publication Publication Date Title
JP7246533B2 (ja) 半導体装置
JP6622942B1 (ja) 液晶表示装置
KR101564232B1 (ko) 박막 트랜지스터 및 표시 장치
US8624321B2 (en) Thin film transistor including a microcrystalline semiconductor layer and amorphous semiconductor layer and display device including the same
US7786485B2 (en) Thin-film transistor and display device
KR101648013B1 (ko) 박막 트랜지스터 및 표시 장치
US8207538B2 (en) Thin film transistor
KR101991834B1 (ko) 박막 트랜지스터, 디스플레이 기판 및 이를 가지는 디스플레이 패널, 및 그 제조 방법
KR20090057933A (ko) 반도체 장치
KR101523353B1 (ko) 박막트랜지스터 및 반도체 장치
JP4825181B2 (ja) 薄膜トランジスタの作製方法

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20081113

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20131105

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20081113

Comment text: Patent Application

PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20140826

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20150316

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20150520

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20150520

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20180417

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20180417

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20190417

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20190417

Start annual number: 5

End annual number: 5