JP2661672B2 - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、例えばシャッターアレ
イ、液晶表示装置等に使用されるアクティブマトリクス
基板に対してスイッチング素子として形成される薄膜ト
ランジスタおよびその製造方法に関する。
イ、液晶表示装置等に使用されるアクティブマトリクス
基板に対してスイッチング素子として形成される薄膜ト
ランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】図７および図８はこの種の薄膜トランジ
スタの一従来例を示す。ガラス基板からなる透明な絶縁
性基板１１の上にはゲート電極１２およびゲート絶縁膜
１３がこの順に形成される。更に、ゲート絶縁膜１３の
ゲート電極１２の上方に相当する部分には、半導体層１
４およびコンタクト層１６ａ、１６ｂが形成されてい
る。これら半導体層１４およびコンタクト層１６ａ、１
６ｂは具体的には図９に示すようにして形成される。
スタの一従来例を示す。ガラス基板からなる透明な絶縁
性基板１１の上にはゲート電極１２およびゲート絶縁膜
１３がこの順に形成される。更に、ゲート絶縁膜１３の
ゲート電極１２の上方に相当する部分には、半導体層１
４およびコンタクト層１６ａ、１６ｂが形成されてい
る。これら半導体層１４およびコンタクト層１６ａ、１
６ｂは具体的には図９に示すようにして形成される。
【０００３】即ち、半導体層１４の幅方向中央部を該半
導体層１４よりも狭幅になったチャネル保護膜１５で覆
い、しかる後、その上方から絶縁性基板１１に対してイ
オンを注入する。図９に示すように、イオンは絶縁性基
板１１に対して真上から注入され、これにより、半導体
層１４の幅方向両側部、即ちチャネル保護膜１５で覆わ
れていない部分にコンタクト層１６ａ、１６ｂが形成さ
れる。
導体層１４よりも狭幅になったチャネル保護膜１５で覆
い、しかる後、その上方から絶縁性基板１１に対してイ
オンを注入する。図９に示すように、イオンは絶縁性基
板１１に対して真上から注入され、これにより、半導体
層１４の幅方向両側部、即ちチャネル保護膜１５で覆わ
れていない部分にコンタクト層１６ａ、１６ｂが形成さ
れる。
【０００４】次いで、コンタクト層１６ａ、１６ｂを覆
うようにして絶縁性基板１１上の全面にソース金属を積
層し、続いてこれをパターニングしてソース電極１７及
びドレイン電極１８を形成する。ソース電極１７および
ドレイン電極１８は図示のごとくチャネル保護膜１５の
上で分断された状態で配設される。加えて、図７に示す
ように、ドレイン電極１８の端部には絵素電極１９が電
気的に接続される。
うようにして絶縁性基板１１上の全面にソース金属を積
層し、続いてこれをパターニングしてソース電極１７及
びドレイン電極１８を形成する。ソース電極１７および
ドレイン電極１８は図示のごとくチャネル保護膜１５の
上で分断された状態で配設される。加えて、図７に示す
ように、ドレイン電極１８の端部には絵素電極１９が電
気的に接続される。
【０００５】なお、ゲート電極１２はゲート電極配線１
２ａから絵素電極１９に向けて分岐され、またソース電
極１７はソース電極配線１７ａから分岐されている。
２ａから絵素電極１９に向けて分岐され、またソース電
極１７はソース電極配線１７ａから分岐されている。
【０００６】
【発明が解決しようとする課題】ところで、上記従来例
によれば、以下に示す問題点がある。即ち、上記従来例
では、図８に示すように半導体層１４とソース電極１７
とが、間にチャネル保護膜１５の一端面を介在させた状
態で配設されるため、両者が近接している。また、半導
体層１４とドレイン電極１８も、同様に間にチャネル保
護膜１５の他端部を介在させた状態で配設されるため、
両者が近接している。
によれば、以下に示す問題点がある。即ち、上記従来例
では、図８に示すように半導体層１４とソース電極１７
とが、間にチャネル保護膜１５の一端面を介在させた状
態で配設されるため、両者が近接している。また、半導
体層１４とドレイン電極１８も、同様に間にチャネル保
護膜１５の他端部を介在させた状態で配設されるため、
両者が近接している。
【０００７】このことは、ソース電極１７と半導体層１
４およびドレイン電極１８と半導体層１４との間の絶縁
性を向上する上で限界があることを意味している。この
ため、上記従来例では、ソース電極１７とドレイン電極
１８との間でリークが発生するおそれがあり、該リーク
に起因してスイッチング素子としての薄膜トランジスタ
が正常に動作し難いという問題点があった。
４およびドレイン電極１８と半導体層１４との間の絶縁
性を向上する上で限界があることを意味している。この
ため、上記従来例では、ソース電極１７とドレイン電極
１８との間でリークが発生するおそれがあり、該リーク
に起因してスイッチング素子としての薄膜トランジスタ
が正常に動作し難いという問題点があった。
【０００８】特に、最近では表示媒体として液晶やエレ
クトロルミネセンス（ＥＬ）を用いた表示装置として、
ＨＤ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ）ＴＶやグラフ
ィックディスプレイ等を指向した大容量で高密度のアク
ティブマトリクス型表示装置の開発及び実用化が推進さ
れているが、このような表示装置に上記従来の薄膜トラ
ンジスタを使用した場合には、１０-9〜１０-11Ａ（ア
ンペア）程度のリーク電流が発生し、使用不能になるこ
とがあった。
クトロルミネセンス（ＥＬ）を用いた表示装置として、
ＨＤ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ）ＴＶやグラフ
ィックディスプレイ等を指向した大容量で高密度のアク
ティブマトリクス型表示装置の開発及び実用化が推進さ
れているが、このような表示装置に上記従来の薄膜トラ
ンジスタを使用した場合には、１０-9〜１０-11Ａ（ア
ンペア）程度のリーク電流が発生し、使用不能になるこ
とがあった。
【０００９】また、この種の薄膜トランジスタの他の従
来例として、イオン注入を用いて、薄膜トランジスタの
ソース・ドレイン領域での電極と半導体層のコンタクト
によって発生する非線形電流及びホールをキャリアとす
るＯＦＦ電流を取り除き、薄膜トランジスタの短チャネ
ル化を図ったものが、特願平３−４５６６号公報で提案
されている。
来例として、イオン注入を用いて、薄膜トランジスタの
ソース・ドレイン領域での電極と半導体層のコンタクト
によって発生する非線形電流及びホールをキャリアとす
るＯＦＦ電流を取り除き、薄膜トランジスタの短チャネ
ル化を図ったものが、特願平３−４５６６号公報で提案
されている。
【００１０】しかし、この従来例では、プロセスやフォ
トマスクの数が増えるために、歩留まりや信頼性が悪く
なるという新たな問題点があった。
トマスクの数が増えるために、歩留まりや信頼性が悪く
なるという新たな問題点があった。
【００１１】このような事情により、ソース電極および
ドレイン電極と半導体層間におけるリーク電流の抑制を
十分になし得なかったのが現状である。
ドレイン電極と半導体層間におけるリーク電流の抑制を
十分になし得なかったのが現状である。
【００１２】本発明は、このような従来技術の問題点を
解決するものであり、ソース電極およびドレイン電極と
半導体層間におけるリークの発生を抑制することがで
き、結果的に大電流を用いるアクティブマトリクス型表
示装置に適した薄膜トランジスタを提供することを目的
とする。
解決するものであり、ソース電極およびドレイン電極と
半導体層間におけるリークの発生を抑制することがで
き、結果的に大電流を用いるアクティブマトリクス型表
示装置に適した薄膜トランジスタを提供することを目的
とする。
【００１３】
【課題を解決するための手段】本発明の薄膜トランジス
タは、絶縁性基板上にゲート電極およびゲート絶縁膜が
この順に形成され、該ゲート絶縁膜を挟んで半導体層の
少なくとも一部が該ゲート電極に重畳されると共に、該
半導体層の上に該半導体層よりも狭幅のチャネル保護膜
が形成され、かつ一端部を該チャネル保護膜の幅方向両
端部にそれぞれ載せてソース電極およびドレイン電極が
形成された薄膜トランジスタにおいて、該半導体層が幅
方向中央部に凹部を有する形状に形成されると共に、該
チャネル保護膜が該半導体層の形状に対応して幅方向両
端部が中央部よりも薄肉になった形状に形成され、かつ
該半導体層の幅方向両端から該チャネル保護膜の側面か
ら若干内側に偏位した部分にわたってコンタクト層が形
成されてなり、そのことにより上記目的が達成される。
タは、絶縁性基板上にゲート電極およびゲート絶縁膜が
この順に形成され、該ゲート絶縁膜を挟んで半導体層の
少なくとも一部が該ゲート電極に重畳されると共に、該
半導体層の上に該半導体層よりも狭幅のチャネル保護膜
が形成され、かつ一端部を該チャネル保護膜の幅方向両
端部にそれぞれ載せてソース電極およびドレイン電極が
形成された薄膜トランジスタにおいて、該半導体層が幅
方向中央部に凹部を有する形状に形成されると共に、該
チャネル保護膜が該半導体層の形状に対応して幅方向両
端部が中央部よりも薄肉になった形状に形成され、かつ
該半導体層の幅方向両端から該チャネル保護膜の側面か
ら若干内側に偏位した部分にわたってコンタクト層が形
成されてなり、そのことにより上記目的が達成される。
【００１４】また、本発明の薄膜トランジスタは、絶縁
性基板上にゲート電極およびゲート絶縁膜がこの順に形
成され、該ゲート絶縁膜を挟んで半導体層の少なくとも
一部が該ゲート電極に重畳されると共に、該半導体層の
上に該半導体層よりも狭幅のチャネル保護膜が形成さ
れ、かつ一端部を該チャネル保護膜の幅方向両端部にそ
れぞれ載せてソース電極およびドレイン電極が形成され
た薄膜トランジスタにおいて、該ゲート絶縁膜が幅方向
中央部に凹部を有する形状に形成され、該半導体層が該
ゲート絶縁膜の表面形状に沿った段差部を有する形状に
形成されると共に、該チャネル保護膜が該半導体層の形
状に対応して幅方向両端部が中央部よりも薄肉になった
形状に形成され、かつ該半導体層の幅方向両端から該チ
ャネル保護膜の側面から若干内側に偏位した部分にわた
ってコンタクト層が形成されてなり、そのことにより上
記目的が達成される。
性基板上にゲート電極およびゲート絶縁膜がこの順に形
成され、該ゲート絶縁膜を挟んで半導体層の少なくとも
一部が該ゲート電極に重畳されると共に、該半導体層の
上に該半導体層よりも狭幅のチャネル保護膜が形成さ
れ、かつ一端部を該チャネル保護膜の幅方向両端部にそ
れぞれ載せてソース電極およびドレイン電極が形成され
た薄膜トランジスタにおいて、該ゲート絶縁膜が幅方向
中央部に凹部を有する形状に形成され、該半導体層が該
ゲート絶縁膜の表面形状に沿った段差部を有する形状に
形成されると共に、該チャネル保護膜が該半導体層の形
状に対応して幅方向両端部が中央部よりも薄肉になった
形状に形成され、かつ該半導体層の幅方向両端から該チ
ャネル保護膜の側面から若干内側に偏位した部分にわた
ってコンタクト層が形成されてなり、そのことにより上
記目的が達成される。
【００１５】本発明の薄膜トランジスタの製造方法は、
絶縁性基板上にゲート電極およびゲート絶縁膜をこの順
に形成する工程と、該ゲート絶縁膜上の幅方向中央部に
中央部に凹部を有する形状の半導体層を形成する工程
と、該半導体層の上に該半導体層よりも狭幅であって、
該半導体層の形状に対応して幅方向両端部が中央部より
も肉薄になった形状のチャネル保護膜を形成する工程
と、該チャネル保護膜の上からイオンを注入し、該半導
体層の幅方向両端から該チャネル保護膜の側面から若干
内側に偏位した部分にわたってコンタクト層を形成する
工程と、該絶縁性基板上に一端部が該チャネル保護膜の
幅方向両端部にそれぞれ載るようにしてソース電極およ
びドレイン電極を形成する工程とを含んでなり、そのこ
とにより上記目的が達成される。
絶縁性基板上にゲート電極およびゲート絶縁膜をこの順
に形成する工程と、該ゲート絶縁膜上の幅方向中央部に
中央部に凹部を有する形状の半導体層を形成する工程
と、該半導体層の上に該半導体層よりも狭幅であって、
該半導体層の形状に対応して幅方向両端部が中央部より
も肉薄になった形状のチャネル保護膜を形成する工程
と、該チャネル保護膜の上からイオンを注入し、該半導
体層の幅方向両端から該チャネル保護膜の側面から若干
内側に偏位した部分にわたってコンタクト層を形成する
工程と、該絶縁性基板上に一端部が該チャネル保護膜の
幅方向両端部にそれぞれ載るようにしてソース電極およ
びドレイン電極を形成する工程とを含んでなり、そのこ
とにより上記目的が達成される。
【００１６】また、本発明の薄膜トランジスタの製造方
法は、絶縁性基板上にゲート電極を形成する工程と、該
絶縁性基板上に該ゲート電極を覆うようにして幅方向中
央部に凹部を有する形状のゲート絶縁膜を形成する工程
と、該ゲート絶縁膜の上に該ゲート絶縁膜の表面形状に
沿った段差部を有する形状の半導体層を形成する工程
と、該半導体層の上に該半導体層よりも狭幅であって、
該半導体層の形状に対応して幅方向両端部が中央部より
も肉薄になった形状のチャネル保護膜を形成する工程
と、該チャネル保護膜の上からイオンを注入し、該半導
体層の幅方向両端から該チャネル保護膜の側面から若干
内側に偏位した部分にわたってコンタクト層を形成する
工程と、該絶縁性基板上に一端部が該チャネル保護膜の
幅方向両端部にそれぞれ載るようにしてソース電極およ
びドレイン電極を形成する工程とを含んでなり、そのこ
とにより上記目的が達成される。
法は、絶縁性基板上にゲート電極を形成する工程と、該
絶縁性基板上に該ゲート電極を覆うようにして幅方向中
央部に凹部を有する形状のゲート絶縁膜を形成する工程
と、該ゲート絶縁膜の上に該ゲート絶縁膜の表面形状に
沿った段差部を有する形状の半導体層を形成する工程
と、該半導体層の上に該半導体層よりも狭幅であって、
該半導体層の形状に対応して幅方向両端部が中央部より
も肉薄になった形状のチャネル保護膜を形成する工程
と、該チャネル保護膜の上からイオンを注入し、該半導
体層の幅方向両端から該チャネル保護膜の側面から若干
内側に偏位した部分にわたってコンタクト層を形成する
工程と、該絶縁性基板上に一端部が該チャネル保護膜の
幅方向両端部にそれぞれ載るようにしてソース電極およ
びドレイン電極を形成する工程とを含んでなり、そのこ
とにより上記目的が達成される。
【００１７】
【作用】上記のようにチャネル保護膜の幅方向両端部を
薄肉にして、これの上方よりイオンを注入すると、半導
体層の薄肉部の下方に位置する部分にイオンを打ち込む
ことができる。これにより、半導体層の幅方向両端から
チャネル保護膜の側面から若干内側に偏位した部分にわ
たってコンタクト層が形成される。このことは、チャネ
ル保護膜の下方に形成されるコンタクト層によってソー
ス電極およびドレイン電極と半導体層が離隔されるの
で、両者間の絶縁性が向上したことを意味する。従っ
て、ソース電極とドレイン電極間におけるリーク電流の
発生確率を格段に低減できる。
薄肉にして、これの上方よりイオンを注入すると、半導
体層の薄肉部の下方に位置する部分にイオンを打ち込む
ことができる。これにより、半導体層の幅方向両端から
チャネル保護膜の側面から若干内側に偏位した部分にわ
たってコンタクト層が形成される。このことは、チャネ
ル保護膜の下方に形成されるコンタクト層によってソー
ス電極およびドレイン電極と半導体層が離隔されるの
で、両者間の絶縁性が向上したことを意味する。従っ
て、ソース電極とドレイン電極間におけるリーク電流の
発生確率を格段に低減できる。
【００１８】また、上記のイオン注入方法によれば、製
造プロセスやフォトマスクの数が増えることがないの
で、歩留まりや信頼性が劣化することがない。
造プロセスやフォトマスクの数が増えることがないの
で、歩留まりや信頼性が劣化することがない。
【００１９】
【実施例】本発明の実施例について以下に説明する。
【００２０】図１および図２は本発明薄膜トランジスタ
の一実施例を示す。透明ガラスからなる絶縁性基板１の
上には、図１に示すようにゲートバスライン２ａおよび
ソースバスライン７ａが格子状に配線され、両バスライ
ン２ａ、７ａで囲まれた領域に絵素電極９がマトリクス
状に配設される。ゲートバスライン２ａからは絵素電極
９に向けてゲート電極２が突出形成され、該ゲート電極
２の上に薄膜トランジスタＴが形成される。
の一実施例を示す。透明ガラスからなる絶縁性基板１の
上には、図１に示すようにゲートバスライン２ａおよび
ソースバスライン７ａが格子状に配線され、両バスライ
ン２ａ、７ａで囲まれた領域に絵素電極９がマトリクス
状に配設される。ゲートバスライン２ａからは絵素電極
９に向けてゲート電極２が突出形成され、該ゲート電極
２の上に薄膜トランジスタＴが形成される。
【００２１】図２は薄膜トランジスタＴの断面構造を示
す。絶縁性基板１上に、該絶縁性基板１側よりゲート電
極２、ゲート絶縁膜３、半導体層４、チャネル保護膜
５、ソース電極７およびドレイン電極８を積層形成して
なる。以下図３に従い薄膜トランジスタＴの製造工程を
説明する。
す。絶縁性基板１上に、該絶縁性基板１側よりゲート電
極２、ゲート絶縁膜３、半導体層４、チャネル保護膜
５、ソース電極７およびドレイン電極８を積層形成して
なる。以下図３に従い薄膜トランジスタＴの製造工程を
説明する。
【００２２】図３（ａ）に示すように、まず絶縁性基板
１上にＴａ、Ｔｉ、Ａｌ、Ｃｒ等の単層又は多層の金属
をスパッタリング法により絶縁性基板１の上に２００ｎ
ｍ〜４００ｎｍの厚みで堆積し、続いて該金属膜をパタ
ーニングしてゲート電極２を形成する。このとき、同時
にゲートバスライン２ａが形成される。
１上にＴａ、Ｔｉ、Ａｌ、Ｃｒ等の単層又は多層の金属
をスパッタリング法により絶縁性基板１の上に２００ｎ
ｍ〜４００ｎｍの厚みで堆積し、続いて該金属膜をパタ
ーニングしてゲート電極２を形成する。このとき、同時
にゲートバスライン２ａが形成される。
【００２３】続いて、絶縁性基板１上にゲート電極２を
覆うようにしてゲート絶縁膜３を形成し、その上にアモ
ルファスシリコンからなる半導体層４ａを形成する。ゲ
ート絶縁膜３は、例えばプラズマＣＶＤ法によってＳｉ
Ｎxを２００ｎｍ〜４００ｎｍの厚みで堆積してなる。
その上の半導体層４ａは以下のようにして形成される。
まず、例えばプラズマＣＶＤ法によってアモルファスシ
リコン層を１５０ｎｍ〜３００ｎｍの厚みで堆積する。
覆うようにしてゲート絶縁膜３を形成し、その上にアモ
ルファスシリコンからなる半導体層４ａを形成する。ゲ
ート絶縁膜３は、例えばプラズマＣＶＤ法によってＳｉ
Ｎxを２００ｎｍ〜４００ｎｍの厚みで堆積してなる。
その上の半導体層４ａは以下のようにして形成される。
まず、例えばプラズマＣＶＤ法によってアモルファスシ
リコン層を１５０ｎｍ〜３００ｎｍの厚みで堆積する。
【００２４】続いて、図３（ｂ）に示すように、半導体
層４ａの幅方向中央部をこの部分の厚みが５０ｎｍ〜１
００ｎｍ残るようにエッチングする。これにより、半導
体層４ａの幅方向中央部に凹部４ｂが形成される。次い
で、半導体層４ａの上にＳｉＮx等からなるチャネル保
護膜５を同様にして１００ｎｍ〜３００ｎｍの厚みで形
成する。チャネル保護膜５の幅寸法は半導体層４ａの幅
寸法よりもよりも狭く、該半導体層４ａの中央部の上に
形成される。また、この時、半導体層４ａに存在する凹
部４ｂに起因してチャネル保護膜５の表面に段差が存在
するが、この段差はエッチングバックにより解消され、
図３（ｃ）に示すように、チャネル保護膜５の表面は平
坦化される。この結果、チャネル保護膜５の幅方向両端
部には薄肉部５ａが形成される。
層４ａの幅方向中央部をこの部分の厚みが５０ｎｍ〜１
００ｎｍ残るようにエッチングする。これにより、半導
体層４ａの幅方向中央部に凹部４ｂが形成される。次い
で、半導体層４ａの上にＳｉＮx等からなるチャネル保
護膜５を同様にして１００ｎｍ〜３００ｎｍの厚みで形
成する。チャネル保護膜５の幅寸法は半導体層４ａの幅
寸法よりもよりも狭く、該半導体層４ａの中央部の上に
形成される。また、この時、半導体層４ａに存在する凹
部４ｂに起因してチャネル保護膜５の表面に段差が存在
するが、この段差はエッチングバックにより解消され、
図３（ｃ）に示すように、チャネル保護膜５の表面は平
坦化される。この結果、チャネル保護膜５の幅方向両端
部には薄肉部５ａが形成される。
【００２５】続いて、図３（ｄ）に示すように、チャネ
ル保護膜５の上から、例えばリンなどのＶ族元素又はそ
の化合物、或はホウ素などのIII族元素又はその化合物
からなる不純物を半導体層４ａに加速電圧１ｋＶ〜１０
０ｋＶ、好ましくは１０ｋＶ〜５０ｋＶの条件下でイオ
ン注入する。これにより、チャネル保護膜５で覆われて
いない半導体層４ａの幅方向両端部には高濃度の不純物
が打ち込まれたコンタクト層６ａ、６ｂが形成される。
また、半導体層４ａのチャネル保護膜５の幅方向両端部
の下方に位置する部分にも薄肉部５ａを通して低濃度の
不純物が打ち込まれ、コンタクト層６ａ′、６ｂ′が形
成される。これに対して、半導体層４ａの幅方向中央部
には不純物が打ち込まれないため、元の状態を維持する
半導体層４となる。
ル保護膜５の上から、例えばリンなどのＶ族元素又はそ
の化合物、或はホウ素などのIII族元素又はその化合物
からなる不純物を半導体層４ａに加速電圧１ｋＶ〜１０
０ｋＶ、好ましくは１０ｋＶ〜５０ｋＶの条件下でイオ
ン注入する。これにより、チャネル保護膜５で覆われて
いない半導体層４ａの幅方向両端部には高濃度の不純物
が打ち込まれたコンタクト層６ａ、６ｂが形成される。
また、半導体層４ａのチャネル保護膜５の幅方向両端部
の下方に位置する部分にも薄肉部５ａを通して低濃度の
不純物が打ち込まれ、コンタクト層６ａ′、６ｂ′が形
成される。これに対して、半導体層４ａの幅方向中央部
には不純物が打ち込まれないため、元の状態を維持する
半導体層４となる。
【００２６】上記のようにして、半導体層４およびコン
タクト層６ａ、６ｂ、６ａ′、６ｂ′が形成されると、
次に、図２に示すように、チャネル保護膜５の上に端部
を載せてソース電極７とドレイン電極８とを形成する。
ソース電極７およびドレイン電極８は、Ｔｉ、Ａｌ、Ｍ
ｏ、Ｃｒ等の金属をそれぞれ２００ｎｍ〜４００ｎｍの
厚みで堆積し、続いてこれをパターニングして形成され
る。この時、同時に前記ソースバスライン７ａが形成さ
れる。以上のようにして薄膜トランジスタＴが作製され
る。
タクト層６ａ、６ｂ、６ａ′、６ｂ′が形成されると、
次に、図２に示すように、チャネル保護膜５の上に端部
を載せてソース電極７とドレイン電極８とを形成する。
ソース電極７およびドレイン電極８は、Ｔｉ、Ａｌ、Ｍ
ｏ、Ｃｒ等の金属をそれぞれ２００ｎｍ〜４００ｎｍの
厚みで堆積し、続いてこれをパターニングして形成され
る。この時、同時に前記ソースバスライン７ａが形成さ
れる。以上のようにして薄膜トランジスタＴが作製され
る。
【００２７】その後、絶縁性基板１上には、前記ドレイ
ン電極８と電気的に接続されて絵素電極９が形成され
る。この絵素電極９は、インジウム錫酸化膜（ＩＴＯ）
からなり、５０ｎｍ〜１００ｎｍの厚みとなっている。
ン電極８と電気的に接続されて絵素電極９が形成され
る。この絵素電極９は、インジウム錫酸化膜（ＩＴＯ）
からなり、５０ｎｍ〜１００ｎｍの厚みとなっている。
【００２８】上記のようにして作製される薄膜トランジ
スタによれば、図２に示すようにチャネル保護膜５の下
に不純物が打ち込まれたコンタクト層６ａ′、６ｂ′が
存在する。このため、半導体層４とソース電極７との間
及び半導体層４とドレイン電極８との間が、不純物が打
ち込まれたコンタクト層６ａ′、６ｂ′の存在により離
隔され、これらの間における絶縁性の向上が図れる。そ
れ故、このような製造工程を経て作製される薄膜トラン
ジスタＴによれば、ソース電極７とドレイン電極８との
間におけるリーク（リーク電流）の発生を抑制すること
ができる。
スタによれば、図２に示すようにチャネル保護膜５の下
に不純物が打ち込まれたコンタクト層６ａ′、６ｂ′が
存在する。このため、半導体層４とソース電極７との間
及び半導体層４とドレイン電極８との間が、不純物が打
ち込まれたコンタクト層６ａ′、６ｂ′の存在により離
隔され、これらの間における絶縁性の向上が図れる。そ
れ故、このような製造工程を経て作製される薄膜トラン
ジスタＴによれば、ソース電極７とドレイン電極８との
間におけるリーク（リーク電流）の発生を抑制すること
ができる。
【００２９】なお、上記実施例ではイオン注入法でチャ
ネル保護膜５の下方にコンタクト層６ａ′、６ｂ′を形
成したが、他の方法により形成することもできる。
ネル保護膜５の下方にコンタクト層６ａ′、６ｂ′を形
成したが、他の方法により形成することもできる。
【００３０】図４ないし図６は本発明の他の実施例を示
す。この実施例では、ゲート絶縁膜３の幅方向中央部に
凹部３ａを形成すると共に、その上に形成される半導体
層４ａを該ゲート絶縁膜３の表面形状に沿った段差形状
に形成し、これにより、上記実施例同様に半導体層４ａ
のチャネル保護膜５の幅方向両端部の下方に位置する部
分にコンタクト層６ａ′、６ｂ′を形成する構成とる。
す。この実施例では、ゲート絶縁膜３の幅方向中央部に
凹部３ａを形成すると共に、その上に形成される半導体
層４ａを該ゲート絶縁膜３の表面形状に沿った段差形状
に形成し、これにより、上記実施例同様に半導体層４ａ
のチャネル保護膜５の幅方向両端部の下方に位置する部
分にコンタクト層６ａ′、６ｂ′を形成する構成とる。
【００３１】この実施例における薄膜トランジスタは、
上記実施例の薄膜トランジスタＴと構造および製造工程
が略同様であるので、以下に主として異なる部分を説明
する。
上記実施例の薄膜トランジスタＴと構造および製造工程
が略同様であるので、以下に主として異なる部分を説明
する。
【００３２】上記同様にして絶縁性基板１上にゲート電
極２が形成されると、図６（ａ）に示すように該ゲート
電極２の幅方向両端部にゲート絶縁膜３′を積層形成す
る。このゲート絶縁膜３′はその上に形成されるゲート
絶縁膜３に段差を付け、その幅方向中央部に凹部３ａを
形成するために設けられる。具体的には、例えばプラズ
マＣＶＤ法によりＳｉＮxを、又はスパッタリング法に
よりＳｉＯ2を８０ｎｍ〜１００ｎｍ程度の厚みで堆積
し、これをパターニングして形成される。
極２が形成されると、図６（ａ）に示すように該ゲート
電極２の幅方向両端部にゲート絶縁膜３′を積層形成す
る。このゲート絶縁膜３′はその上に形成されるゲート
絶縁膜３に段差を付け、その幅方向中央部に凹部３ａを
形成するために設けられる。具体的には、例えばプラズ
マＣＶＤ法によりＳｉＮxを、又はスパッタリング法に
よりＳｉＯ2を８０ｎｍ〜１００ｎｍ程度の厚みで堆積
し、これをパターニングして形成される。
【００３３】続いて、図６（ｂ）に示すように、ゲート
絶縁膜３′の上にゲート絶縁膜３およびアモルファスシ
リコンからなる半導体層４ａをこの順に形成する。この
時、ゲート絶縁膜３の幅方向中央部に凹部３ａが形成さ
れ、また半導体層４ａが図示の如き段差状に形成され
る。本実施例におけるゲート絶縁膜３は、例えばプラズ
マＣＶＤ法によってＳｉＮxを２００ｎｍ〜５００ｎｍ
程度堆積して形成される。また、本実施例における半導
体層４ａは、例えばプラズマＣＶＤ法によりアモルファ
スシリコンを２０ｎｍ〜５０ｎｍ程度の厚みで堆積し、
これをパターニングして形成される。
絶縁膜３′の上にゲート絶縁膜３およびアモルファスシ
リコンからなる半導体層４ａをこの順に形成する。この
時、ゲート絶縁膜３の幅方向中央部に凹部３ａが形成さ
れ、また半導体層４ａが図示の如き段差状に形成され
る。本実施例におけるゲート絶縁膜３は、例えばプラズ
マＣＶＤ法によってＳｉＮxを２００ｎｍ〜５００ｎｍ
程度堆積して形成される。また、本実施例における半導
体層４ａは、例えばプラズマＣＶＤ法によりアモルファ
スシリコンを２０ｎｍ〜５０ｎｍ程度の厚みで堆積し、
これをパターニングして形成される。
【００３４】続いて、図６（ｂ）に示すように、半導体
層４ａの上にチャネル保護膜５を２００ｎｍ〜３００ｎ
ｍの厚みで堆積し、その後、エッチングバックして該チ
ャネル保護膜５の上面を上記同様にして平坦化する（図
６（ｃ））。
層４ａの上にチャネル保護膜５を２００ｎｍ〜３００ｎ
ｍの厚みで堆積し、その後、エッチングバックして該チ
ャネル保護膜５の上面を上記同様にして平坦化する（図
６（ｃ））。
【００３５】続いて、図６（ｄ）に示すように、チャネ
ル保護膜５の上から上記同様にしてイオン注入を行い、
チャネル保護膜５で覆われていない半導体層４ａの幅方
向両端部に高濃度の不純物が打ち込まれたコンタクト層
６ａ、６ｂを、半導体層４ａのチャネル保護膜５の幅方
向両端部の下方に位置する部分に低濃度の不純物が打ち
込まれたコンタクト層６ａ′、６ｂ′を、半導体層４ａ
の幅方向中央部に不純物が打ち込まれない半導体層４を
それぞれ形成する。
ル保護膜５の上から上記同様にしてイオン注入を行い、
チャネル保護膜５で覆われていない半導体層４ａの幅方
向両端部に高濃度の不純物が打ち込まれたコンタクト層
６ａ、６ｂを、半導体層４ａのチャネル保護膜５の幅方
向両端部の下方に位置する部分に低濃度の不純物が打ち
込まれたコンタクト層６ａ′、６ｂ′を、半導体層４ａ
の幅方向中央部に不純物が打ち込まれない半導体層４を
それぞれ形成する。
【００３６】以下、上記実施例同様のソース電極７およ
びドレイン電極８が形成され、これにより図４および図
５に示される薄膜トランジスタＴが作製される。また、
同様にして絵素電極９が形成される。
びドレイン電極８が形成され、これにより図４および図
５に示される薄膜トランジスタＴが作製される。また、
同様にして絵素電極９が形成される。
【００３７】この実施例の薄膜トランジスタＴによる場
合も、上記実施例同様にソース電極７とドレイン電極８
との間におけるリークの発生を抑制することができる。
またイオン注入以外の方法によっても同様に作製でき
る。
合も、上記実施例同様にソース電極７とドレイン電極８
との間におけるリークの発生を抑制することができる。
またイオン注入以外の方法によっても同様に作製でき
る。
【００３８】
【発明の効果】以上の本発明によれば、チャネル保護膜
の側面から内側に若干偏位した部分にも低濃度に不純物
が打ち込まれたコンタクト層が存在するので、半導体層
とソース電極およびドレイン電極との間の絶縁性を向上
できる。従って、従来技術に比較して、ソース電極とド
レイン電極との間に発生するリーク電流を１〜２桁程度
減少させることができる。
の側面から内側に若干偏位した部分にも低濃度に不純物
が打ち込まれたコンタクト層が存在するので、半導体層
とソース電極およびドレイン電極との間の絶縁性を向上
できる。従って、従来技術に比較して、ソース電極とド
レイン電極との間に発生するリーク電流を１〜２桁程度
減少させることができる。
【００３９】また、本発明薄膜トランジスタの製造方法
によれば、プロセスやフォトマスクの数を増やすことな
く、上記の構造の薄膜トランジスタを形成することがで
きるので、歩留まりや信頼性を向上できる。
によれば、プロセスやフォトマスクの数を増やすことな
く、上記の構造の薄膜トランジスタを形成することがで
きるので、歩留まりや信頼性を向上できる。
【００４０】それ故、本発明は大電流が要求されるアク
ティブマトリクス型表示装置の実現に大いに寄与できる
という優れた効果を有する。
ティブマトリクス型表示装置の実現に大いに寄与できる
という優れた効果を有する。
【図１】本発明薄膜トランジスタの一実施例を示す平面
図。
図。
【図２】図１のＡ−Ａ線による断面図。
【図３】図１および図２に示される薄膜トランジスタの
イオン注入工程を示す断面図。
イオン注入工程を示す断面図。
【図４】本発明薄膜トランジスタの他の実施例を示す平
面図。
面図。
【図５】図４のＢ−Ｂ線による断面図。
【図６】図４および図５に示される薄膜トランジスタの
イオン注入工程を示す断面図。
イオン注入工程を示す断面図。
【図７】薄膜トランジスタの従来例を示す平面図。
【図８】図８のＣ−Ｃ線による断面図。
【図９】従来の薄膜トランジスタにおけるイオン注入工
程を示す断面図。
程を示す断面図。
１ 絶縁性基板 ２ ゲート電極 ３ ゲート絶縁膜 ４、４ａ 半導体層 ４ｂ 凹部 ５ チャネル保護膜 ５ａ 薄肉部 ６ａ、６ｂ、６ａ′、６ｂ′ コンタクト層 ７ ソース電極 ８ ドレイン電極 ９ 絵素電極 Ｔ 薄膜トランジスタ
フロントページの続き (72)発明者 森本 弘 大阪市阿倍野区長池町22番22号 シャー プ株式会社内 (72)発明者 井窪 克昌 大阪市阿倍野区長池町22番22号 シャー プ株式会社内 (56)参考文献 特開 平３−4566（ＪＰ，Ａ) 特開 昭61−247072（ＪＰ，Ａ)
Claims (4)
- 【請求項１】絶縁性基板上にゲート電極およびゲート絶
縁膜がこの順に形成され、該ゲート絶縁膜を挟んで半導
体層の少なくとも一部が該ゲート電極に重畳されると共
に、該半導体層の上に該半導体層よりも狭幅のチャネル
保護膜が形成され、かつ一端部を該チャネル保護膜の幅
方向両端部にそれぞれ載せてソース電極およびドレイン
電極が形成された薄膜トランジスタにおいて、 該半導体層が幅方向中央部に凹部を有する形状に形成さ
れると共に、該チャネル保護膜が該半導体層の形状に対
応して幅方向両端部が中央部よりも薄肉になった形状に
形成され、かつ該半導体層の幅方向両端から該チャネル
保護膜の側面から若干内側に偏位した部分にわたってコ
ンタクト層が形成された薄膜トランジスタ。 - 【請求項２】絶縁性基板上にゲート電極およびゲート絶
縁膜をこの順に形成する工程と、 該ゲート絶縁膜上の幅方向中央部に中央部に凹部を有す
る形状の半導体層を形成する工程と、 該半導体層の上に該半導体層よりも狭幅であって、該半
導体層の形状に対応して幅方向両端部が中央部よりも肉
薄になった形状のチャネル保護膜を形成する工程と、 該チャネル保護膜の上からイオンを注入し、該半導体層
の幅方向両端から該チャネル保護膜の側面から若干内側
に偏位した部分にわたってコンタクト層を形成する工程
と、 該絶縁性基板上に一端部が該チャネル保護膜の幅方向両
端部にそれぞれ載るようにしてソース電極およびドレイ
ン電極を形成する工程とを含む薄膜トランジスタの製造
方法。 - 【請求項３】絶縁性基板上にゲート電極およびゲート絶
縁膜がこの順に形成され、該ゲート絶縁膜を挟んで半導
体層の少なくとも一部が該ゲート電極に重畳されると共
に、該半導体層の上に該半導体層よりも狭幅のチャネル
保護膜が形成され、かつ一端部を該チャネル保護膜の幅
方向両端部にそれぞれ載せてソース電極およびドレイン
電極が形成された薄膜トランジスタにおいて、 該ゲート絶縁膜が幅方向中央部に凹部を有する形状に形
成され、該半導体層が該ゲート絶縁膜の表面形状に沿っ
た段差部を有する形状に形成されると共に、該チャネル
保護膜が該半導体層の形状に対応して幅方向両端部が中
央部よりも薄肉になった形状に形成され、かつ該半導体
層の幅方向両端から該チャネル保護膜の側面から若干内
側に偏位した部分にわたってコンタクト層が形成された
薄膜トランジスタ。 - 【請求項４】絶縁性基板上にゲート電極を形成する工程
と、 該絶縁性基板上に該ゲート電極を覆うようにして幅方向
中央部に凹部を有する形状のゲート絶縁膜を形成する工
程と、 該ゲート絶縁膜の上に該ゲート絶縁膜の表面形状に沿っ
た段差部を有する形状の半導体層を形成する工程と、 該半導体層の上に該半導体層よりも狭幅であって、該半
導体層の形状に対応して幅方向両端部が中央部よりも肉
薄になった形状のチャネル保護膜を形成する工程と、 該チャネル保護膜の上からイオンを注入し、該半導体層
の幅方向両端から該チャネル保護膜の側面から若干内側
に偏位した部分にわたってコンタクト層を形成する工程
と、 該絶縁性基板上に一端部が該チャネル保護膜の幅方向両
端部にそれぞれ載るようにしてソース電極およびドレイ
ン電極を形成する工程とを含む薄膜トランジスタの製造
方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21394991A JP2661672B2 (ja) | 1991-08-26 | 1991-08-26 | 薄膜トランジスタおよびその製造方法 |
| EP91312014A EP0493113B1 (en) | 1990-12-28 | 1991-12-24 | A method for producing a thin film transistor and an active matrix substrate for liquid crystal display devices |
| DE69125260T DE69125260T2 (de) | 1990-12-28 | 1991-12-24 | Ein Verfahren zum Herstellen eines Dünnfilm-Transistors und eines Aktive-Matrix-Substrates für Flüssig-Kristall-Anzeige-Anordnungen |
| US07/813,385 US5286659A (en) | 1990-12-28 | 1991-12-26 | Method for producing an active matrix substrate |
| KR1019910025097A KR950003939B1 (ko) | 1990-12-28 | 1991-12-28 | 액티브매트리스 기판의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21394991A JP2661672B2 (ja) | 1991-08-26 | 1991-08-26 | 薄膜トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555579A JPH0555579A (ja) | 1993-03-05 |
| JP2661672B2 true JP2661672B2 (ja) | 1997-10-08 |
Family
ID=16647720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21394991A Expired - Fee Related JP2661672B2 (ja) | 1990-12-28 | 1991-08-26 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2661672B2 (ja) |
-
1991
- 1991-08-26 JP JP21394991A patent/JP2661672B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0555579A (ja) | 1993-03-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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