JP2709214B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JP2709214B2 JP2709214B2 JP21395091A JP21395091A JP2709214B2 JP 2709214 B2 JP2709214 B2 JP 2709214B2 JP 21395091 A JP21395091 A JP 21395091A JP 21395091 A JP21395091 A JP 21395091A JP 2709214 B2 JP2709214 B2 JP 2709214B2
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Description
【0001】
【産業上の利用分野】本発明は、例えばシャッターアレ
イ、液晶表示装置等に使用されるアクティブマトリクス
基板に対してスイッチング素子として形成される薄膜ト
ランジスタの製造方法に関する。
イ、液晶表示装置等に使用されるアクティブマトリクス
基板に対してスイッチング素子として形成される薄膜ト
ランジスタの製造方法に関する。
【0002】
【従来の技術】図5および図6はこの種の薄膜トランジ
スタの一従来例を示す。ガラス基板からなる透明な絶縁
性基板11の上にはゲート電極12およびゲート絶縁膜
13がこの順に形成される。更に、ゲート絶縁膜13の
ゲート電極12の上方に相当する部分には、半導体層1
4およびコンタクト層16a、16bが形成されてい
る。これら半導体層14およびコンタクト層16a、1
6bは具体的には図7に示すようにして形成される。
スタの一従来例を示す。ガラス基板からなる透明な絶縁
性基板11の上にはゲート電極12およびゲート絶縁膜
13がこの順に形成される。更に、ゲート絶縁膜13の
ゲート電極12の上方に相当する部分には、半導体層1
4およびコンタクト層16a、16bが形成されてい
る。これら半導体層14およびコンタクト層16a、1
6bは具体的には図7に示すようにして形成される。
【0003】即ち、半導体層14の幅方向中央部を該半
導体層14よりも狭幅になったチャネル保護膜15で覆
い、しかる後、その上方から絶縁性基板11に対してイ
オンを注入する。図7に示すように、イオンは絶縁性基
板11に対して真上から注入され、これにより、半導体
層14の幅方向両側部、即ちチャネル保護膜15で覆わ
れていない部分にコンタクト層16a、16bが形成さ
れる。
導体層14よりも狭幅になったチャネル保護膜15で覆
い、しかる後、その上方から絶縁性基板11に対してイ
オンを注入する。図7に示すように、イオンは絶縁性基
板11に対して真上から注入され、これにより、半導体
層14の幅方向両側部、即ちチャネル保護膜15で覆わ
れていない部分にコンタクト層16a、16bが形成さ
れる。
【0004】次いで、コンタクト層16a、16bを覆
うようにして絶縁性基板11上の全面にソース金属を積
層し、続いてこれをパターニングしてソース電極17及
びドレイン電極18を形成する。ソース電極17および
ドレイン電極18は図示のごとくチャネル保護膜15の
上で分断された状態で配設される。加えて、図5に示す
ように、ドレイン電極18の端部には絵素電極19が電
気的に接続される。
うようにして絶縁性基板11上の全面にソース金属を積
層し、続いてこれをパターニングしてソース電極17及
びドレイン電極18を形成する。ソース電極17および
ドレイン電極18は図示のごとくチャネル保護膜15の
上で分断された状態で配設される。加えて、図5に示す
ように、ドレイン電極18の端部には絵素電極19が電
気的に接続される。
【0005】また、この種の薄膜トランジスタの他の従
来例として、イオン注入を用いて、薄膜トランジスタの
ソース・ドレイン領域での電極と半導体層のコンタクト
によって発生する非線形電流及びホールをキャリアとす
るOFF電流を取り除き、薄膜トランジスタの短チャネ
ル化を図ったものが、特願平3−4566号公報で提案
されている。
来例として、イオン注入を用いて、薄膜トランジスタの
ソース・ドレイン領域での電極と半導体層のコンタクト
によって発生する非線形電流及びホールをキャリアとす
るOFF電流を取り除き、薄膜トランジスタの短チャネ
ル化を図ったものが、特願平3−4566号公報で提案
されている。
【0006】
【発明が解決しようとする課題】ところで、上記従来例
によれば、いずれも次に示すような問題点がある。以下
に、この問題点を図5〜図7で示した従来例を例にとっ
て説明する。即ち、上記従来例では、図6に示すように
半導体層14とソース電極17とが、間にチャネル保護
膜15の一端面を介在させた状態で配設されるため、両
者が近接している。また、半導体層14とドレイン電極
18も、同様に間にチャネル保護膜15の他端部を介在
させた状態で配設されるため、両者が近接している。
によれば、いずれも次に示すような問題点がある。以下
に、この問題点を図5〜図7で示した従来例を例にとっ
て説明する。即ち、上記従来例では、図6に示すように
半導体層14とソース電極17とが、間にチャネル保護
膜15の一端面を介在させた状態で配設されるため、両
者が近接している。また、半導体層14とドレイン電極
18も、同様に間にチャネル保護膜15の他端部を介在
させた状態で配設されるため、両者が近接している。
【0007】このことは、ソース電極17と半導体層1
4およびドレイン電極18と半導体層14との間の絶縁
性を向上する上で限界があることを意味している。この
ため、上記従来例では、ソース電極17とドレイン電極
18との間でリークが発生するおそれがあり、該リーク
に起因してスイッチング素子としての薄膜トランジスタ
が正常に動作し難いという問題点があった。
4およびドレイン電極18と半導体層14との間の絶縁
性を向上する上で限界があることを意味している。この
ため、上記従来例では、ソース電極17とドレイン電極
18との間でリークが発生するおそれがあり、該リーク
に起因してスイッチング素子としての薄膜トランジスタ
が正常に動作し難いという問題点があった。
【0008】特に、最近では表示媒体として液晶やエレ
クトロルミネセンス(EL)を用いた表示装置として、
HD(High Definition)TVやグラフ
ィックディスプレイ等を指向した大容量で高密度のアク
ティブマトリクス型表示装置の開発及び実用化が推進さ
れているが、このような表示装置に上記従来の薄膜トラ
ンジスタを使用した場合には、10-9〜10-11A(ア
ンペア)程度のリーク電流が発生し、使用不能になるこ
とがあった。
クトロルミネセンス(EL)を用いた表示装置として、
HD(High Definition)TVやグラフ
ィックディスプレイ等を指向した大容量で高密度のアク
ティブマトリクス型表示装置の開発及び実用化が推進さ
れているが、このような表示装置に上記従来の薄膜トラ
ンジスタを使用した場合には、10-9〜10-11A(ア
ンペア)程度のリーク電流が発生し、使用不能になるこ
とがあった。
【0009】また、他の従来例として、このようなリー
ク電流を取り除くために、半導体層とソース電極および
ドレイン電極との間に、低濃度の不純物分布をもつコン
タクト層を形成する構造の薄膜トランジスタが提案され
ているが、プロセスやフォトマスクの数が増えるため
に、歩留まりや信頼性が悪くなるという新たな問題点が
あった。
ク電流を取り除くために、半導体層とソース電極および
ドレイン電極との間に、低濃度の不純物分布をもつコン
タクト層を形成する構造の薄膜トランジスタが提案され
ているが、プロセスやフォトマスクの数が増えるため
に、歩留まりや信頼性が悪くなるという新たな問題点が
あった。
【0010】このような事情により、ソース電極および
ドレイン電極と半導体層間におけるリーク電流の抑制を
十分になし得なかったのが現状である。
ドレイン電極と半導体層間におけるリーク電流の抑制を
十分になし得なかったのが現状である。
【0011】本発明は、このような従来技術の問題点を
解決するものであり、ソース電極およびドレイン電極と
半導体層間におけるリークの発生を抑制することがで
き、結果的に大電流を用いるアクティブマトリクス型表
示装置に適した薄膜トランジスタを提供することを目的
とする。
解決するものであり、ソース電極およびドレイン電極と
半導体層間におけるリークの発生を抑制することがで
き、結果的に大電流を用いるアクティブマトリクス型表
示装置に適した薄膜トランジスタを提供することを目的
とする。
【0012】
【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、絶縁性基板上に、該絶縁性基板側より
ゲート電極、ゲート絶縁膜および半導体層を順次形成す
る工程と、該半導体層の幅方向中央部の上に該半導体層
よりも狭幅になったチャネル保護膜を形成する工程と、
該絶縁性基板に対して斜め上方よりイオンを注入し、該
半導体層の幅方向両端から該チャネル保護膜の下方であ
って該チャネル保護膜の幅方向両端から若干内側に偏位
した部分にわたってコンタクト層を形成する工程と、該
チャネル保護膜の上に端部を載せて該コンタクト層上に
ソース電極およびドレイン電極を形成する工程とを含ん
でなり、そのことにより上記目的が達成される。
タの製造方法は、絶縁性基板上に、該絶縁性基板側より
ゲート電極、ゲート絶縁膜および半導体層を順次形成す
る工程と、該半導体層の幅方向中央部の上に該半導体層
よりも狭幅になったチャネル保護膜を形成する工程と、
該絶縁性基板に対して斜め上方よりイオンを注入し、該
半導体層の幅方向両端から該チャネル保護膜の下方であ
って該チャネル保護膜の幅方向両端から若干内側に偏位
した部分にわたってコンタクト層を形成する工程と、該
チャネル保護膜の上に端部を載せて該コンタクト層上に
ソース電極およびドレイン電極を形成する工程とを含ん
でなり、そのことにより上記目的が達成される。
【0013】
【作用】上記のように絶縁性基板の斜め上方、より具体
的には後に形成されるソース電極およびドレイン電極の
斜め上方に相当する2方向からイオンを注入すると、半
導体層の幅方向両端から該チャネル保護膜の下方であっ
て該チャネル保護膜の幅方向両端から若干内側に偏位し
た部分にわたってコンタクト層が形成される。このこと
は、チャネル保護膜の下方に形成されるコンタクト層に
よってソース電極およびドレイン電極と半導体層が離隔
されるので、両者間の絶縁性が向上したことを意味す
る。従って、ソース電極とドレイン電極間におけるリー
ク電流の発生確率を格段に低減できる。
的には後に形成されるソース電極およびドレイン電極の
斜め上方に相当する2方向からイオンを注入すると、半
導体層の幅方向両端から該チャネル保護膜の下方であっ
て該チャネル保護膜の幅方向両端から若干内側に偏位し
た部分にわたってコンタクト層が形成される。このこと
は、チャネル保護膜の下方に形成されるコンタクト層に
よってソース電極およびドレイン電極と半導体層が離隔
されるので、両者間の絶縁性が向上したことを意味す
る。従って、ソース電極とドレイン電極間におけるリー
ク電流の発生確率を格段に低減できる。
【0014】また、プロセスやフォトマスクの数が増え
ることがないので、歩留まりや信頼性が劣化することが
ない。
ることがないので、歩留まりや信頼性が劣化することが
ない。
【0015】
【実施例】本発明の実施例について以下に説明する。
【0016】図1および図2は本発明方法により製造さ
れる薄膜トランジスタを示す。透明ガラスからなる絶縁
性基板1の上には、図1に示すようにゲートバスライン
2aおよびソースバスライン7aが格子状に配線され、
両バスライン2a、7aで囲まれた領域に絵素電極9が
マトリクス状に配設される。ゲートバスライン2aから
は絵素電極9に向けてゲート電極2が突出形成され、該
ゲート電極2の上に薄膜トランジスタTが形成される。
れる薄膜トランジスタを示す。透明ガラスからなる絶縁
性基板1の上には、図1に示すようにゲートバスライン
2aおよびソースバスライン7aが格子状に配線され、
両バスライン2a、7aで囲まれた領域に絵素電極9が
マトリクス状に配設される。ゲートバスライン2aから
は絵素電極9に向けてゲート電極2が突出形成され、該
ゲート電極2の上に薄膜トランジスタTが形成される。
【0017】図2は薄膜トランジスタTの断面構造を示
す。ゲート電極2は、Ta、Ti、Al、Cr等の単層
又は多層の金属をスパッタリング法により絶縁性基板1
の上に200nmの厚みで堆積し、続いて該金属膜をパ
ターニングして作製される。このとき、同時にゲートバ
スライン2aが形成される。
す。ゲート電極2は、Ta、Ti、Al、Cr等の単層
又は多層の金属をスパッタリング法により絶縁性基板1
の上に200nmの厚みで堆積し、続いて該金属膜をパ
ターニングして作製される。このとき、同時にゲートバ
スライン2aが形成される。
【0018】絶縁性基板1の上にはゲート電極2を覆う
ようにしてゲート絶縁膜3が形成され、その上にアモル
ファスシリコンからなる半導体層4aが形成されてい
る。ゲート絶縁膜3は、例えばプラズマCVD法によっ
てSiNxを200nm〜500nmの厚みで堆積して
なる。その上の半導体層4aは、幅方向中央部の半導体
層4の両側にコンタクト層6a、6bを有してなる。こ
れら半導体層4およびコンタクト層6a、6bは前記半
導体層4aにイオンを注入して形成され、より具体的に
は該イオンの注入程度に応じて形成される。
ようにしてゲート絶縁膜3が形成され、その上にアモル
ファスシリコンからなる半導体層4aが形成されてい
る。ゲート絶縁膜3は、例えばプラズマCVD法によっ
てSiNxを200nm〜500nmの厚みで堆積して
なる。その上の半導体層4aは、幅方向中央部の半導体
層4の両側にコンタクト層6a、6bを有してなる。こ
れら半導体層4およびコンタクト層6a、6bは前記半
導体層4aにイオンを注入して形成され、より具体的に
は該イオンの注入程度に応じて形成される。
【0019】該イオンの注入は、図3および図4に示す
工程によって行われる。図3に示すように、まず、ゲー
ト絶縁膜3の上に、例えばプラズマCVD法によって2
0nm〜50nmの厚みでアモルファスシリコン層を堆
積し、続いてこれをパターニングして半導体層4aを形
成する。次いで、半導体層4aの上にSiNx等からな
るチャネル保護膜5を同様にして100nm〜300n
mの厚みで形成する。チャネル保護膜5の幅寸法は半導
体層4aの幅寸法よりもよりも狭く、該半導体層4aの
中央部の上に形成される。
工程によって行われる。図3に示すように、まず、ゲー
ト絶縁膜3の上に、例えばプラズマCVD法によって2
0nm〜50nmの厚みでアモルファスシリコン層を堆
積し、続いてこれをパターニングして半導体層4aを形
成する。次いで、半導体層4aの上にSiNx等からな
るチャネル保護膜5を同様にして100nm〜300n
mの厚みで形成する。チャネル保護膜5の幅寸法は半導
体層4aの幅寸法よりもよりも狭く、該半導体層4aの
中央部の上に形成される。
【0020】次いで、図3に示すようにチャネル保護膜
5の図上左斜め上方より、例えばリンなどのV族元素又
はその化合物、或はホウ素などのIII族元素又はその化
合物からなる不純物を半導体層4に加速電圧1kV〜1
00kV、好ましくは10kV〜50kVの条件下でイ
オンを注入する。ここで、左斜め上方からのイオン注入
とは、具体的には後に形成されるソース電極7側よりイ
オン注入を行うことをいう。
5の図上左斜め上方より、例えばリンなどのV族元素又
はその化合物、或はホウ素などのIII族元素又はその化
合物からなる不純物を半導体層4に加速電圧1kV〜1
00kV、好ましくは10kV〜50kVの条件下でイ
オンを注入する。ここで、左斜め上方からのイオン注入
とは、具体的には後に形成されるソース電極7側よりイ
オン注入を行うことをいう。
【0021】続いて、図4に示すように、後に形成され
るドレイン電極8側に相当する図上右斜め上方より、上
記同様にしてイオン注入を行う。以上2回のイオン注入
により、チャネル保護膜5に覆われていない半導体層4
aの幅方向両端部〜チャネル保護膜5の端面から若干内
側に偏位した部分にかけて低濃度のイオンが注入された
コンタクト層6a、6bが形成され、残余の部分、即ち
チャネル保護膜5の下の中央部分に元の状態を保持して
なる半導体層4が形成される。ここで、絶縁性基板1に
対するイオンの注入は、10〜80度、好ましくは30
〜60度、更に好ましくは45度の角度でイオン注入を
行う。
るドレイン電極8側に相当する図上右斜め上方より、上
記同様にしてイオン注入を行う。以上2回のイオン注入
により、チャネル保護膜5に覆われていない半導体層4
aの幅方向両端部〜チャネル保護膜5の端面から若干内
側に偏位した部分にかけて低濃度のイオンが注入された
コンタクト層6a、6bが形成され、残余の部分、即ち
チャネル保護膜5の下の中央部分に元の状態を保持して
なる半導体層4が形成される。ここで、絶縁性基板1に
対するイオンの注入は、10〜80度、好ましくは30
〜60度、更に好ましくは45度の角度でイオン注入を
行う。
【0022】上記のようにして、半導体層4およびコン
タクト層6a、6bが形成されると、次に、チャネル保
護膜5の上に端部を載せてソース電極7とドレイン電極
8とを形成する。ソース電極7およびドレイン電極8
は、Ti、Al、Mo、Cr等の金属をそれぞれ200
nm〜400nmの厚みで堆積し、続いてこれをパター
ニングして形成される。この時、同時に前記ソースバス
ライン7aが形成される。以上のようにして薄膜トラン
ジスタTが作製される。
タクト層6a、6bが形成されると、次に、チャネル保
護膜5の上に端部を載せてソース電極7とドレイン電極
8とを形成する。ソース電極7およびドレイン電極8
は、Ti、Al、Mo、Cr等の金属をそれぞれ200
nm〜400nmの厚みで堆積し、続いてこれをパター
ニングして形成される。この時、同時に前記ソースバス
ライン7aが形成される。以上のようにして薄膜トラン
ジスタTが作製される。
【0023】その後、絶縁性基板1上には、前記ドレイ
ン電極8と電気的に接続されて絵素電極9が形成され
る。この絵素電極9は、インジウム錫酸化膜(ITO)
からなり、50nm〜100nmの厚みとなっている。
ン電極8と電気的に接続されて絵素電極9が形成され
る。この絵素電極9は、インジウム錫酸化膜(ITO)
からなり、50nm〜100nmの厚みとなっている。
【0024】上記のようにして作製される薄膜トランジ
スタによれば、図2に示すようにチャネル保護膜5の下
に不純物が打ち込まれたコンタクト層6a、6bが存在
する。このため、半導体層4とソース電極7との間及び
半導体層4とドレイン電極8との間が、不純物が打ち込
まれたコンタクト層6a、6bの存在により離隔され、
これらの間における絶縁性の向上が図れる。それ故、こ
のような製造工程を経て作製される薄膜トランジスタT
によれば、ソース電極7とドレイン電極8との間におけ
るリーク(リーク電流)の発生を抑制することができ
る。
スタによれば、図2に示すようにチャネル保護膜5の下
に不純物が打ち込まれたコンタクト層6a、6bが存在
する。このため、半導体層4とソース電極7との間及び
半導体層4とドレイン電極8との間が、不純物が打ち込
まれたコンタクト層6a、6bの存在により離隔され、
これらの間における絶縁性の向上が図れる。それ故、こ
のような製造工程を経て作製される薄膜トランジスタT
によれば、ソース電極7とドレイン電極8との間におけ
るリーク(リーク電流)の発生を抑制することができ
る。
【0025】なお、上記実施例のチャネル保護膜5には
テーパーが形成されていないが、本発明はテーパーが形
成されたチャネル保護膜を用いる場合にも同様に適用で
きることはもちろんである。
テーパーが形成されていないが、本発明はテーパーが形
成されたチャネル保護膜を用いる場合にも同様に適用で
きることはもちろんである。
【0026】
【発明の効果】以上の本発明薄膜トランジスタの製造方
法によれば、チャネル保護膜の側面から内側に若干偏位
した部分にも低濃度に不純物が打ち込まれたコンタクト
層が存在するので、半導体層とソース電極およびドレイ
ン電極との間の絶縁性を向上できる。従って、従来技術
に比較して、ソース電極とドレイン電極との間に発生す
るリーク電流を1〜2桁程度減少させることができる。
法によれば、チャネル保護膜の側面から内側に若干偏位
した部分にも低濃度に不純物が打ち込まれたコンタクト
層が存在するので、半導体層とソース電極およびドレイ
ン電極との間の絶縁性を向上できる。従って、従来技術
に比較して、ソース電極とドレイン電極との間に発生す
るリーク電流を1〜2桁程度減少させることができる。
【0027】また、本発明薄膜トランジスタの製造方法
は、プロセスやフォトマスクの数を増やすことなく、上
記の構造の薄膜トランジスタを形成することができるの
で、歩留まりや信頼性を向上できる。
は、プロセスやフォトマスクの数を増やすことなく、上
記の構造の薄膜トランジスタを形成することができるの
で、歩留まりや信頼性を向上できる。
【0028】それ故、本発明薄膜トランジスタの製造方
法は大電流が要求されるアクティブマトリクス型表示装
置の実現に大いに寄与できるという優れた効果を有す
る。
法は大電流が要求されるアクティブマトリクス型表示装
置の実現に大いに寄与できるという優れた効果を有す
る。
【図1】本発明方法によって製造される薄膜トランジス
タを示す平面図。
タを示す平面図。
【図2】図1のA−A線断面図。
【図3】本発明方法におけるイオン注入工程を示す断面
図。
図。
【図4】本発明方法におけるイオン注入工程を示す断面
図。
図。
【図5】従来方法によって製造される薄膜トランジスタ
を示す平面図。
を示す平面図。
【図6】図5のB−B線断面図。
【図7】従来方法におけるイオン注入工程を示す断面
図。
図。
1 絶縁性基板 2 ゲート電極 3 ゲート絶縁膜 4、4a 半導体層 5 チャネル保護膜 6a、6b コンタクト層 7 ソース電極 8 ドレイン電極 9 絵素電極 T 薄膜トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森本 弘 大阪市阿倍野区長池町22番22号 シャー プ株式会社内 (56)参考文献 特開 平3−24735(JP,A)
Claims (1)
- 【請求項1】絶縁性基板上に、該絶縁性基板側よりゲー
ト電極、ゲート絶縁膜および半導体層を順次形成する工
程と、 該半導体層の幅方向中央部の上に該半導体層よりも狭幅
になったチャネル保護膜を形成する工程と、 該絶縁性基板に対して斜め上方よりイオンを注入し、該
半導体層の幅方向両端から該チャネル保護膜の下方であ
って該チャネル保護膜の幅方向両端から若干内側に偏位
した部分にわたってコンタクト層を形成する工程と、該チャネル保護膜の上に端部を載せて該コンタクト層上
に ソース電極およびドレイン電極を形成する工程とを含
む薄膜トランジスタの製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21395091A JP2709214B2 (ja) | 1991-08-26 | 1991-08-26 | 薄膜トランジスタの製造方法 |
DE69125260T DE69125260T2 (de) | 1990-12-28 | 1991-12-24 | Ein Verfahren zum Herstellen eines Dünnfilm-Transistors und eines Aktive-Matrix-Substrates für Flüssig-Kristall-Anzeige-Anordnungen |
EP91312014A EP0493113B1 (en) | 1990-12-28 | 1991-12-24 | A method for producing a thin film transistor and an active matrix substrate for liquid crystal display devices |
US07/813,385 US5286659A (en) | 1990-12-28 | 1991-12-26 | Method for producing an active matrix substrate |
US08/154,116 US5474941A (en) | 1990-12-28 | 1993-11-18 | Method for producing an active matrix substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21395091A JP2709214B2 (ja) | 1991-08-26 | 1991-08-26 | 薄膜トランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0555253A JPH0555253A (ja) | 1993-03-05 |
JP2709214B2 true JP2709214B2 (ja) | 1998-02-04 |
Family
ID=16647736
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21395091A Expired - Fee Related JP2709214B2 (ja) | 1990-12-28 | 1991-08-26 | 薄膜トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2709214B2 (ja) |
-
1991
- 1991-08-26 JP JP21395091A patent/JP2709214B2/ja not_active Expired - Fee Related
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JPH0555253A (ja) | 1993-03-05 |
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