JPH0555253A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0555253A JPH0555253A JP21395091A JP21395091A JPH0555253A JP H0555253 A JPH0555253 A JP H0555253A JP 21395091 A JP21395091 A JP 21395091A JP 21395091 A JP21395091 A JP 21395091A JP H0555253 A JPH0555253 A JP H0555253A
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- electrode
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- film transistor
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Abstract
(57)【要約】
【目的】 ソース電極およびドレイン電極と半導体層間
におけるリークの発生を抑制することができ、結果的に
大電流を用いるアクティブマトリクス型表示装置に適し
た薄膜トランジスタの製造方法を実現する。 【構成】 絶縁性基板１上にゲート電極２を形成し、続
いてこのゲート電極２を覆うようにして絶縁製基板１上
にゲート絶縁膜３を堆積し、その上に半導体層４ａを形
成する。次いで、半導体層４ａの中央部上方にチャネル
保護膜５を形成する。次いで、後に形成されるソース電
極７側に相当する左斜め上方より絶縁性基板１に対して
加速電圧１ｋｅＶ〜１００ｋｅＶの条件下でイオンを注
入する。これにより、チャネル保護膜５の下に不純物が
打ち込まれたコンタクト層６ａが形成される。続いて、
後に形成されるドレイン電極８側に相当する右斜め上方
より同様にしてイオンを注入し、コンタクト層６ａの反
対側にコンタクト層６ｂを形成する。
におけるリークの発生を抑制することができ、結果的に
大電流を用いるアクティブマトリクス型表示装置に適し
た薄膜トランジスタの製造方法を実現する。 【構成】 絶縁性基板１上にゲート電極２を形成し、続
いてこのゲート電極２を覆うようにして絶縁製基板１上
にゲート絶縁膜３を堆積し、その上に半導体層４ａを形
成する。次いで、半導体層４ａの中央部上方にチャネル
保護膜５を形成する。次いで、後に形成されるソース電
極７側に相当する左斜め上方より絶縁性基板１に対して
加速電圧１ｋｅＶ〜１００ｋｅＶの条件下でイオンを注
入する。これにより、チャネル保護膜５の下に不純物が
打ち込まれたコンタクト層６ａが形成される。続いて、
後に形成されるドレイン電極８側に相当する右斜め上方
より同様にしてイオンを注入し、コンタクト層６ａの反
対側にコンタクト層６ｂを形成する。
Description
【０００１】
【産業上の利用分野】本発明は、例えばシャッターアレ
イ、液晶表示装置等に使用されるアクティブマトリクス
基板に対してスイッチング素子として形成される薄膜ト
ランジスタの製造方法に関する。
イ、液晶表示装置等に使用されるアクティブマトリクス
基板に対してスイッチング素子として形成される薄膜ト
ランジスタの製造方法に関する。
【０００２】
【従来の技術】図５および図６はこの種の薄膜トランジ
スタの一従来例を示す。ガラス基板からなる透明な絶縁
性基板１１の上にはゲート電極１２およびゲート絶縁膜
１３がこの順に形成される。更に、ゲート絶縁膜１３の
ゲート電極１２の上方に相当する部分には、半導体層１
４およびコンタクト層１６ａ、１６ｂが形成されてい
る。これら半導体層１４およびコンタクト層１６ａ、１
６ｂは具体的には図７に示すようにして形成される。
スタの一従来例を示す。ガラス基板からなる透明な絶縁
性基板１１の上にはゲート電極１２およびゲート絶縁膜
１３がこの順に形成される。更に、ゲート絶縁膜１３の
ゲート電極１２の上方に相当する部分には、半導体層１
４およびコンタクト層１６ａ、１６ｂが形成されてい
る。これら半導体層１４およびコンタクト層１６ａ、１
６ｂは具体的には図７に示すようにして形成される。
【０００３】即ち、半導体層１４の幅方向中央部を該半
導体層１４よりも狭幅になったチャネル保護膜１５で覆
い、しかる後、その上方から絶縁性基板１１に対してイ
オンを注入する。図７に示すように、イオンは絶縁性基
板１１に対して真上から注入され、これにより、半導体
層１４の幅方向両側部、即ちチャネル保護膜１５で覆わ
れていない部分にコンタクト層１６ａ、１６ｂが形成さ
れる。
導体層１４よりも狭幅になったチャネル保護膜１５で覆
い、しかる後、その上方から絶縁性基板１１に対してイ
オンを注入する。図７に示すように、イオンは絶縁性基
板１１に対して真上から注入され、これにより、半導体
層１４の幅方向両側部、即ちチャネル保護膜１５で覆わ
れていない部分にコンタクト層１６ａ、１６ｂが形成さ
れる。
【０００４】次いで、コンタクト層１６ａ、１６ｂを覆
うようにして絶縁性基板１１上の全面にソース金属を積
層し、続いてこれをパターニングしてソース電極１７及
びドレイン電極１８を形成する。ソース電極１７および
ドレイン電極１８は図示のごとくチャネル保護膜１５の
上で分断された状態で配設される。加えて、図５に示す
ように、ドレイン電極１８の端部には絵素電極１９が電
気的に接続される。
うようにして絶縁性基板１１上の全面にソース金属を積
層し、続いてこれをパターニングしてソース電極１７及
びドレイン電極１８を形成する。ソース電極１７および
ドレイン電極１８は図示のごとくチャネル保護膜１５の
上で分断された状態で配設される。加えて、図５に示す
ように、ドレイン電極１８の端部には絵素電極１９が電
気的に接続される。
【０００５】また、この種の薄膜トランジスタの他の従
来例として、イオン注入を用いて、薄膜トランジスタの
ソース・ドレイン領域での電極と半導体層のコンタクト
によって発生する非線形電流及びホールをキャリアとす
るＯＦＦ電流を取り除き、薄膜トランジスタの短チャネ
ル化を図ったものが、特願平３−４５６６号公報で提案
されている。
来例として、イオン注入を用いて、薄膜トランジスタの
ソース・ドレイン領域での電極と半導体層のコンタクト
によって発生する非線形電流及びホールをキャリアとす
るＯＦＦ電流を取り除き、薄膜トランジスタの短チャネ
ル化を図ったものが、特願平３−４５６６号公報で提案
されている。
【０００６】
【発明が解決しようとする課題】ところで、上記従来例
によれば、いずれも次に示すような問題点がある。以下
に、この問題点を図５〜図７で示した従来例を例にとっ
て説明する。即ち、上記従来例では、図６に示すように
半導体層１４とソース電極１７とが、間にチャネル保護
膜１５の一端面を介在させた状態で配設されるため、両
者が近接している。また、半導体層１４とドレイン電極
１８も、同様に間にチャネル保護膜１５の他端部を介在
させた状態で配設されるため、両者が近接している。
によれば、いずれも次に示すような問題点がある。以下
に、この問題点を図５〜図７で示した従来例を例にとっ
て説明する。即ち、上記従来例では、図６に示すように
半導体層１４とソース電極１７とが、間にチャネル保護
膜１５の一端面を介在させた状態で配設されるため、両
者が近接している。また、半導体層１４とドレイン電極
１８も、同様に間にチャネル保護膜１５の他端部を介在
させた状態で配設されるため、両者が近接している。
【０００７】このことは、ソース電極１７と半導体層１
４およびドレイン電極１８と半導体層１４との間の絶縁
性を向上する上で限界があることを意味している。この
ため、上記従来例では、ソース電極１７とドレイン電極
１８との間でリークが発生するおそれがあり、該リーク
に起因してスイッチング素子としての薄膜トランジスタ
が正常に動作し難いという問題点があった。
４およびドレイン電極１８と半導体層１４との間の絶縁
性を向上する上で限界があることを意味している。この
ため、上記従来例では、ソース電極１７とドレイン電極
１８との間でリークが発生するおそれがあり、該リーク
に起因してスイッチング素子としての薄膜トランジスタ
が正常に動作し難いという問題点があった。
【０００８】特に、最近では表示媒体として液晶やエレ
クトロルミネセンス（ＥＬ）を用いた表示装置として、
ＨＤ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ）ＴＶやグラフ
ィックディスプレイ等を指向した大容量で高密度のアク
ティブマトリクス型表示装置の開発及び実用化が推進さ
れているが、このような表示装置に上記従来の薄膜トラ
ンジスタを使用した場合には、１０-9〜１０-11Ａ（ア
ンペア）程度のリーク電流が発生し、使用不能になるこ
とがあった。
クトロルミネセンス（ＥＬ）を用いた表示装置として、
ＨＤ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ）ＴＶやグラフ
ィックディスプレイ等を指向した大容量で高密度のアク
ティブマトリクス型表示装置の開発及び実用化が推進さ
れているが、このような表示装置に上記従来の薄膜トラ
ンジスタを使用した場合には、１０-9〜１０-11Ａ（ア
ンペア）程度のリーク電流が発生し、使用不能になるこ
とがあった。
【０００９】また、他の従来例として、このようなリー
ク電流を取り除くために、半導体層とソース電極および
ドレイン電極との間に、低濃度の不純物分布をもつコン
タクト層を形成する構造の薄膜トランジスタが提案され
ているが、プロセスやフォトマスクの数が増えるため
に、歩留まりや信頼性が悪くなるという新たな問題点が
あった。
ク電流を取り除くために、半導体層とソース電極および
ドレイン電極との間に、低濃度の不純物分布をもつコン
タクト層を形成する構造の薄膜トランジスタが提案され
ているが、プロセスやフォトマスクの数が増えるため
に、歩留まりや信頼性が悪くなるという新たな問題点が
あった。
【００１０】このような事情により、ソース電極および
ドレイン電極と半導体層間におけるリーク電流の抑制を
十分になし得なかったのが現状である。
ドレイン電極と半導体層間におけるリーク電流の抑制を
十分になし得なかったのが現状である。
【００１１】本発明は、このような従来技術の問題点を
解決するものであり、ソース電極およびドレイン電極と
半導体層間におけるリークの発生を抑制することがで
き、結果的に大電流を用いるアクティブマトリクス型表
示装置に適した薄膜トランジスタを提供することを目的
とする。
解決するものであり、ソース電極およびドレイン電極と
半導体層間におけるリークの発生を抑制することがで
き、結果的に大電流を用いるアクティブマトリクス型表
示装置に適した薄膜トランジスタを提供することを目的
とする。
【００１２】
【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、絶縁性基板上に、該絶縁性基板側より
ゲート電極、ゲート絶縁膜および半導体層を順次形成す
る工程と、該半導体層の幅方向中央部の上に該半導体層
よりも狭幅になったチャネル保護膜を形成する工程と、
該絶縁性基板に対して斜め上方よりイオンを注入し、該
半導体層の幅方向両端から該チャネル保護膜の下方であ
って該チャネル保護膜の幅方向両端から若干内側に偏位
した部分にわたってコンタクト層を形成する工程と、該
絶縁性基板上にソース電極およびドレイン電極を形成す
る工程とを含んでなり、そのことにより上記目的が達成
される。
タの製造方法は、絶縁性基板上に、該絶縁性基板側より
ゲート電極、ゲート絶縁膜および半導体層を順次形成す
る工程と、該半導体層の幅方向中央部の上に該半導体層
よりも狭幅になったチャネル保護膜を形成する工程と、
該絶縁性基板に対して斜め上方よりイオンを注入し、該
半導体層の幅方向両端から該チャネル保護膜の下方であ
って該チャネル保護膜の幅方向両端から若干内側に偏位
した部分にわたってコンタクト層を形成する工程と、該
絶縁性基板上にソース電極およびドレイン電極を形成す
る工程とを含んでなり、そのことにより上記目的が達成
される。
【００１３】
【作用】上記のように絶縁性基板の斜め上方、より具体
的には後に形成されるソース電極およびドレイン電極の
斜め上方に相当する２方向からイオンを注入すると、半
導体層の幅方向両端から該チャネル保護膜の下方であっ
て該チャネル保護膜の幅方向両端から若干内側に偏位し
た部分にわたってコンタクト層が形成される。このこと
は、チャネル保護膜の下方に形成されるコンタクト層に
よってソース電極およびドレイン電極と半導体層が離隔
されるので、両者間の絶縁性が向上したことを意味す
る。従って、ソース電極とドレイン電極間におけるリー
ク電流の発生確率を格段に低減できる。
的には後に形成されるソース電極およびドレイン電極の
斜め上方に相当する２方向からイオンを注入すると、半
導体層の幅方向両端から該チャネル保護膜の下方であっ
て該チャネル保護膜の幅方向両端から若干内側に偏位し
た部分にわたってコンタクト層が形成される。このこと
は、チャネル保護膜の下方に形成されるコンタクト層に
よってソース電極およびドレイン電極と半導体層が離隔
されるので、両者間の絶縁性が向上したことを意味す
る。従って、ソース電極とドレイン電極間におけるリー
ク電流の発生確率を格段に低減できる。
【００１４】また、プロセスやフォトマスクの数が増え
ることがないので、歩留まりや信頼性が劣化することが
ない。
ることがないので、歩留まりや信頼性が劣化することが
ない。
【００１５】
【実施例】本発明の実施例について以下に説明する。
【００１６】図１および図２は本発明方法により製造さ
れる薄膜トランジスタを示す。透明ガラスからなる絶縁
性基板１の上には、図１に示すようにゲートバスライン
２ａおよびソースバスライン７ａが格子状に配線され、
両バスライン２ａ、７ａで囲まれた領域に絵素電極９が
マトリクス状に配設される。ゲートバスライン２ａから
は絵素電極９に向けてゲート電極２が突出形成され、該
ゲート電極２の上に薄膜トランジスタＴが形成される。
れる薄膜トランジスタを示す。透明ガラスからなる絶縁
性基板１の上には、図１に示すようにゲートバスライン
２ａおよびソースバスライン７ａが格子状に配線され、
両バスライン２ａ、７ａで囲まれた領域に絵素電極９が
マトリクス状に配設される。ゲートバスライン２ａから
は絵素電極９に向けてゲート電極２が突出形成され、該
ゲート電極２の上に薄膜トランジスタＴが形成される。
【００１７】図２は薄膜トランジスタＴの断面構造を示
す。ゲート電極２は、Ｔａ、Ｔｉ、Ａｌ、Ｃｒ等の単層
又は多層の金属をスパッタリング法により絶縁性基板１
の上に２００ｎｍの厚みで堆積し、続いて該金属膜をパ
ターニングして作製される。このとき、同時にゲートバ
スライン２ａが形成される。
す。ゲート電極２は、Ｔａ、Ｔｉ、Ａｌ、Ｃｒ等の単層
又は多層の金属をスパッタリング法により絶縁性基板１
の上に２００ｎｍの厚みで堆積し、続いて該金属膜をパ
ターニングして作製される。このとき、同時にゲートバ
スライン２ａが形成される。
【００１８】絶縁性基板１の上にはゲート電極２を覆う
ようにしてゲート絶縁膜３が形成され、その上にアモル
ファスシリコンからなる半導体層４ａが形成されてい
る。ゲート絶縁膜３は、例えばプラズマＣＶＤ法によっ
てＳｉＮxを２００ｎｍ〜５００ｎｍの厚みで堆積して
なる。その上の半導体層４ａは、幅方向中央部の半導体
層４の両側にコンタクト層６ａ、６ｂを有してなる。こ
れら半導体層４およびコンタクト層６ａ、６ｂは前記半
導体層４ａにイオンを注入して形成され、より具体的に
は該イオンの注入程度に応じて形成される。
ようにしてゲート絶縁膜３が形成され、その上にアモル
ファスシリコンからなる半導体層４ａが形成されてい
る。ゲート絶縁膜３は、例えばプラズマＣＶＤ法によっ
てＳｉＮxを２００ｎｍ〜５００ｎｍの厚みで堆積して
なる。その上の半導体層４ａは、幅方向中央部の半導体
層４の両側にコンタクト層６ａ、６ｂを有してなる。こ
れら半導体層４およびコンタクト層６ａ、６ｂは前記半
導体層４ａにイオンを注入して形成され、より具体的に
は該イオンの注入程度に応じて形成される。
【００１９】該イオンの注入は、図３および図４に示す
工程によって行われる。図３に示すように、まず、ゲー
ト絶縁膜３の上に、例えばプラズマＣＶＤ法によって２
０ｎｍ〜５０ｎｍの厚みでアモルファスシリコン層を堆
積し、続いてこれをパターニングして半導体層４ａを形
成する。次いで、半導体層４ａの上にＳｉＮx等からな
るチャネル保護膜５を同様にして１００ｎｍ〜３００ｎ
ｍの厚みで形成する。チャネル保護膜５の幅寸法は半導
体層４ａの幅寸法よりもよりも狭く、該半導体層４ａの
中央部の上に形成される。
工程によって行われる。図３に示すように、まず、ゲー
ト絶縁膜３の上に、例えばプラズマＣＶＤ法によって２
０ｎｍ〜５０ｎｍの厚みでアモルファスシリコン層を堆
積し、続いてこれをパターニングして半導体層４ａを形
成する。次いで、半導体層４ａの上にＳｉＮx等からな
るチャネル保護膜５を同様にして１００ｎｍ〜３００ｎ
ｍの厚みで形成する。チャネル保護膜５の幅寸法は半導
体層４ａの幅寸法よりもよりも狭く、該半導体層４ａの
中央部の上に形成される。
【００２０】次いで、図３に示すようにチャネル保護膜
５の図上左斜め上方より、例えばリンなどのＶ族元素又
はその化合物、或はホウ素などのIII族元素又はその化
合物からなる不純物を半導体層４に加速電圧１ｋＶ〜１
００ｋＶ、好ましくは１０ｋＶ〜５０ｋＶの条件下でイ
オンを注入する。ここで、左斜め上方からのイオン注入
とは、具体的には後に形成されるソース電極７側よりイ
オン注入を行うことをいう。
５の図上左斜め上方より、例えばリンなどのＶ族元素又
はその化合物、或はホウ素などのIII族元素又はその化
合物からなる不純物を半導体層４に加速電圧１ｋＶ〜１
００ｋＶ、好ましくは１０ｋＶ〜５０ｋＶの条件下でイ
オンを注入する。ここで、左斜め上方からのイオン注入
とは、具体的には後に形成されるソース電極７側よりイ
オン注入を行うことをいう。
【００２１】続いて、図４に示すように、後に形成され
るドレイン電極８側に相当する図上右斜め上方より、上
記同様にしてイオン注入を行う。以上２回のイオン注入
により、チャネル保護膜５に覆われていない半導体層４
ａの幅方向両端部〜チャネル保護膜５の端面から若干内
側に偏位した部分にかけて低濃度のイオンが注入された
コンタクト層６ａ、６ｂが形成され、残余の部分、即ち
チャネル保護膜５の下の中央部分に元の状態を保持して
なる半導体層４が形成される。ここで、絶縁性基板１に
対するイオンの注入は、１０〜８０度、好ましくは３０
〜６０度、更に好ましくは４５度の角度でイオン注入を
行う。
るドレイン電極８側に相当する図上右斜め上方より、上
記同様にしてイオン注入を行う。以上２回のイオン注入
により、チャネル保護膜５に覆われていない半導体層４
ａの幅方向両端部〜チャネル保護膜５の端面から若干内
側に偏位した部分にかけて低濃度のイオンが注入された
コンタクト層６ａ、６ｂが形成され、残余の部分、即ち
チャネル保護膜５の下の中央部分に元の状態を保持して
なる半導体層４が形成される。ここで、絶縁性基板１に
対するイオンの注入は、１０〜８０度、好ましくは３０
〜６０度、更に好ましくは４５度の角度でイオン注入を
行う。
【００２２】上記のようにして、半導体層４およびコン
タクト層６ａ、６ｂが形成されると、次に、チャネル保
護膜５の上に端部を載せてソース電極７とドレイン電極
８とを形成する。ソース電極７およびドレイン電極８
は、Ｔｉ、Ａｌ、Ｍｏ、Ｃｒ等の金属をそれぞれ２００
ｎｍ〜４００ｎｍの厚みで堆積し、続いてこれをパター
ニングして形成される。この時、同時に前記ソースバス
ライン７ａが形成される。以上のようにして薄膜トラン
ジスタＴが作製される。
タクト層６ａ、６ｂが形成されると、次に、チャネル保
護膜５の上に端部を載せてソース電極７とドレイン電極
８とを形成する。ソース電極７およびドレイン電極８
は、Ｔｉ、Ａｌ、Ｍｏ、Ｃｒ等の金属をそれぞれ２００
ｎｍ〜４００ｎｍの厚みで堆積し、続いてこれをパター
ニングして形成される。この時、同時に前記ソースバス
ライン７ａが形成される。以上のようにして薄膜トラン
ジスタＴが作製される。
【００２３】その後、絶縁性基板１上には、前記ドレイ
ン電極８と電気的に接続されて絵素電極９が形成され
る。この絵素電極９は、インジウム錫酸化膜（ＩＴＯ）
からなり、５０ｎｍ〜１００ｎｍの厚みとなっている。
ン電極８と電気的に接続されて絵素電極９が形成され
る。この絵素電極９は、インジウム錫酸化膜（ＩＴＯ）
からなり、５０ｎｍ〜１００ｎｍの厚みとなっている。
【００２４】上記のようにして作製される薄膜トランジ
スタによれば、図２に示すようにチャネル保護膜５の下
に不純物が打ち込まれたコンタクト層６ａ、６ｂが存在
する。このため、半導体層４とソース電極７との間及び
半導体層４とドレイン電極８との間が、不純物が打ち込
まれたコンタクト層６ａ、６ｂの存在により離隔され、
これらの間における絶縁性の向上が図れる。それ故、こ
のような製造工程を経て作製される薄膜トランジスタＴ
によれば、ソース電極７とドレイン電極８との間におけ
るリーク（リーク電流）の発生を抑制することができ
る。
スタによれば、図２に示すようにチャネル保護膜５の下
に不純物が打ち込まれたコンタクト層６ａ、６ｂが存在
する。このため、半導体層４とソース電極７との間及び
半導体層４とドレイン電極８との間が、不純物が打ち込
まれたコンタクト層６ａ、６ｂの存在により離隔され、
これらの間における絶縁性の向上が図れる。それ故、こ
のような製造工程を経て作製される薄膜トランジスタＴ
によれば、ソース電極７とドレイン電極８との間におけ
るリーク（リーク電流）の発生を抑制することができ
る。
【００２５】なお、上記実施例のチャネル保護膜５には
テーパーが形成されていないが、本発明はテーパーが形
成されたチャネル保護膜を用いる場合にも同様に適用で
きることはもちろんである。
テーパーが形成されていないが、本発明はテーパーが形
成されたチャネル保護膜を用いる場合にも同様に適用で
きることはもちろんである。
【００２６】
【発明の効果】以上の本発明薄膜トランジスタの製造方
法によれば、チャネル保護膜の側面から内側に若干偏位
した部分にも低濃度に不純物が打ち込まれたコンタクト
層が存在するので、半導体層とソース電極およびドレイ
ン電極との間の絶縁性を向上できる。従って、従来技術
に比較して、ソース電極とドレイン電極との間に発生す
るリーク電流を１〜２桁程度減少させることができる。
法によれば、チャネル保護膜の側面から内側に若干偏位
した部分にも低濃度に不純物が打ち込まれたコンタクト
層が存在するので、半導体層とソース電極およびドレイ
ン電極との間の絶縁性を向上できる。従って、従来技術
に比較して、ソース電極とドレイン電極との間に発生す
るリーク電流を１〜２桁程度減少させることができる。
【００２７】また、本発明薄膜トランジスタの製造方法
は、プロセスやフォトマスクの数を増やすことなく、上
記の構造の薄膜トランジスタを形成することができるの
で、歩留まりや信頼性を向上できる。
は、プロセスやフォトマスクの数を増やすことなく、上
記の構造の薄膜トランジスタを形成することができるの
で、歩留まりや信頼性を向上できる。
【００２８】それ故、本発明薄膜トランジスタの製造方
法は大電流が要求されるアクティブマトリクス型表示装
置の実現に大いに寄与できるという優れた効果を有す
る。
法は大電流が要求されるアクティブマトリクス型表示装
置の実現に大いに寄与できるという優れた効果を有す
る。
【図１】本発明方法によって製造される薄膜トランジス
タを示す平面図。
タを示す平面図。
【図２】図１のＡ−Ａ線断面図。
【図３】本発明方法におけるイオン注入工程を示す断面
図。
図。
【図４】本発明方法におけるイオン注入工程を示す断面
図。
図。
【図５】従来方法によって製造される薄膜トランジスタ
を示す平面図。
を示す平面図。
【図６】図５のＢ−Ｂ線断面図。
【図７】従来方法におけるイオン注入工程を示す断面
図。
図。
１ 絶縁性基板 ２ ゲート電極 ３ ゲート絶縁膜 ４、４ａ 半導体層 ５ チャネル保護膜 ６ａ、６ｂ コンタクト層 ７ ソース電極 ８ ドレイン電極 ９ 絵素電極 Ｔ 薄膜トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/265 27/12 Ａ 8728−4Ｍ (72)発明者 森本 弘 大阪市阿倍野区長池町22番22号 シヤープ 株式会社内
Claims (1)
- 【請求項１】絶縁性基板上に、該絶縁性基板側よりゲー
ト電極、ゲート絶縁膜および半導体層を順次形成する工
程と、 該半導体層の幅方向中央部の上に該半導体層よりも狭幅
になったチャネル保護膜を形成する工程と、 該絶縁性基板に対して斜め上方よりイオンを注入し、該
半導体層の幅方向両端から該チャネル保護膜の下方であ
って該チャネル保護膜の幅方向両端から若干内側に偏位
した部分にわたってコンタクト層を形成する工程と、 該絶縁性基板上にソース電極およびドレイン電極を形成
する工程とを含む薄膜トランジスタの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21395091A JP2709214B2 (ja) | 1991-08-26 | 1991-08-26 | 薄膜トランジスタの製造方法 |
| EP91312014A EP0493113B1 (en) | 1990-12-28 | 1991-12-24 | A method for producing a thin film transistor and an active matrix substrate for liquid crystal display devices |
| DE69125260T DE69125260T2 (de) | 1990-12-28 | 1991-12-24 | Ein Verfahren zum Herstellen eines Dünnfilm-Transistors und eines Aktive-Matrix-Substrates für Flüssig-Kristall-Anzeige-Anordnungen |
| US07/813,385 US5286659A (en) | 1990-12-28 | 1991-12-26 | Method for producing an active matrix substrate |
| US08/154,116 US5474941A (en) | 1990-12-28 | 1993-11-18 | Method for producing an active matrix substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21395091A JP2709214B2 (ja) | 1991-08-26 | 1991-08-26 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555253A true JPH0555253A (ja) | 1993-03-05 |
| JP2709214B2 JP2709214B2 (ja) | 1998-02-04 |
Family
ID=16647736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21395091A Expired - Fee Related JP2709214B2 (ja) | 1990-12-28 | 1991-08-26 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2709214B2 (ja) |
-
1991
- 1991-08-26 JP JP21395091A patent/JP2709214B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2709214B2 (ja) | 1998-02-04 |
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