JPH04280637A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH04280637A JPH04280637A JP3043732A JP4373291A JPH04280637A JP H04280637 A JPH04280637 A JP H04280637A JP 3043732 A JP3043732 A JP 3043732A JP 4373291 A JP4373291 A JP 4373291A JP H04280637 A JPH04280637 A JP H04280637A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は液晶駆動素子等に用いら
れる薄膜トランジスタ（ＴＦＴ）の製造方法に係り、特
にその活性層領域に多結晶半導体膜を用いるものに関す
る。
れる薄膜トランジスタ（ＴＦＴ）の製造方法に係り、特
にその活性層領域に多結晶半導体膜を用いるものに関す
る。
【０００２】
【従来の技術】近年、ＴＦＴにおいてその活性層の材料
を従来のアモルファスシリコン（ａ−Ｓｉ）からより移
動度の大きな多結晶シリコンに変更して性能向上を図る
ことが検討されている。
を従来のアモルファスシリコン（ａ−Ｓｉ）からより移
動度の大きな多結晶シリコンに変更して性能向上を図る
ことが検討されている。
【０００３】しかし、ａ−Ｓｉ形成温度（３００℃程度
）に比べて多結晶シリコン形成温度（６００℃程度）は
高いため、従来基板として用いられてきた白板ガラスで
は基板の熱収縮により多結晶シリコン形成前に作成した
パターンと多結晶シリコン形成後のパターンの寸法が一
致しなくなってしまう，即ち高温プロセス前のパターン
に対して高温プロセス後のマスク合わせが不可能となる
現象が生じ、この安価な白板ガラスの使用が困難となっ
ている。
）に比べて多結晶シリコン形成温度（６００℃程度）は
高いため、従来基板として用いられてきた白板ガラスで
は基板の熱収縮により多結晶シリコン形成前に作成した
パターンと多結晶シリコン形成後のパターンの寸法が一
致しなくなってしまう，即ち高温プロセス前のパターン
に対して高温プロセス後のマスク合わせが不可能となる
現象が生じ、この安価な白板ガラスの使用が困難となっ
ている。
【０００４】この基板の熱収縮への対策として基板ある
いは製造方法等に種々の検討が行われている。例えば、
基板による対策としては、基板サイズを小さくする，基
板の材質を石英にする，あるいは基板の耐熱収縮温度を
向上させるといった処置が検討されているが、基板の耐
熱収縮温度を向上させる以外は、大面積表示の要望に逆
行するまたは基板価格の上昇をもたらすことになる。ま
た、基板の耐熱収縮温度は、未だに多結晶シリコンＴＦ
Ｔの製造条件を満足させるものが得られていない。
いは製造方法等に種々の検討が行われている。例えば、
基板による対策としては、基板サイズを小さくする，基
板の材質を石英にする，あるいは基板の耐熱収縮温度を
向上させるといった処置が検討されているが、基板の耐
熱収縮温度を向上させる以外は、大面積表示の要望に逆
行するまたは基板価格の上昇をもたらすことになる。ま
た、基板の耐熱収縮温度は、未だに多結晶シリコンＴＦ
Ｔの製造条件を満足させるものが得られていない。
【０００５】また、製造方法による対策としては、図１
５に示すようにＴＦＴの構造を正スタッガー型にすると
ともにソース，ドレインの形成温度を低温化することが
行われている。具体的には次に示す２つの方法がある。
５に示すようにＴＦＴの構造を正スタッガー型にすると
ともにソース，ドレインの形成温度を低温化することが
行われている。具体的には次に示す２つの方法がある。
【０００６】第１の方法は、まず図９に示すように、透
明基板１０上に多結晶シリコン１３および高濃度不純物
添加半導体層１５とソース・ドレイン金属電極膜１６を
形成し、次に図１１に示すように、ソース領域，ドレイ
ン領域となる高濃度不純物添加半導体層１５ａ，１５ｂ
および金属電極膜１６ａ，１６ｂを残して、不要な高濃
度不純物添加半導体層１５，金属電極膜１６をエッチン
グによりパターニングする。その後、図１２〜図１４に
示すように、チャネル領域となる多結晶シリコン膜１３
をパターニングし、ゲート絶縁膜１２を形成後、ゲート
電極１１を形成し、層間絶縁膜１４、配線電極１９ａ，
１９ｂを形成して、図１５に示す正スタッガー型ＴＦＴ
を得る方法である。
明基板１０上に多結晶シリコン１３および高濃度不純物
添加半導体層１５とソース・ドレイン金属電極膜１６を
形成し、次に図１１に示すように、ソース領域，ドレイ
ン領域となる高濃度不純物添加半導体層１５ａ，１５ｂ
および金属電極膜１６ａ，１６ｂを残して、不要な高濃
度不純物添加半導体層１５，金属電極膜１６をエッチン
グによりパターニングする。その後、図１２〜図１４に
示すように、チャネル領域となる多結晶シリコン膜１３
をパターニングし、ゲート絶縁膜１２を形成後、ゲート
電極１１を形成し、層間絶縁膜１４、配線電極１９ａ，
１９ｂを形成して、図１５に示す正スタッガー型ＴＦＴ
を得る方法である。
【０００７】また第２の方法は、図１０に示すように、
透明基板１０上に多結晶シリコン膜１３を成膜した後に
、ソース・ドレイン形成予定領域以外にリフトオフ用の
犠牲膜１７を覆い、高濃度不純物添加半導体層１５およ
びソース・ドレイン金属電極膜１６を成膜した後に、犠
牲膜１７をリフトオフすることにより選択的にソース・
ドレイン領域を形成して、上述の図１１に示す形状を得
、上述の第１の方法と同様にして図１５に示すＴＦＴを
得る方法である。
透明基板１０上に多結晶シリコン膜１３を成膜した後に
、ソース・ドレイン形成予定領域以外にリフトオフ用の
犠牲膜１７を覆い、高濃度不純物添加半導体層１５およ
びソース・ドレイン金属電極膜１６を成膜した後に、犠
牲膜１７をリフトオフすることにより選択的にソース・
ドレイン領域を形成して、上述の図１１に示す形状を得
、上述の第１の方法と同様にして図１５に示すＴＦＴを
得る方法である。
【０００８】これらの方法によれば、多結晶シリコン形
成に関わる高温処理工程が、ソース・ドレイン領域，チ
ャネル領域のパターニング前に終了しているため、基板
収縮によるパターンのずれといった上述の問題を回避す
ることができる。
成に関わる高温処理工程が、ソース・ドレイン領域，チ
ャネル領域のパターニング前に終了しているため、基板
収縮によるパターンのずれといった上述の問題を回避す
ることができる。
【０００９】
【発明が解決しようとする課題】しかしながら、第１の
方法においては多結晶シリコン膜１３上に作成した高濃
度不純物添加半導体層１５をエッチングする工程におい
て、チャネルとなる多結晶シリコン膜１３がエッチャン
トによりダメージを受け、作成したＴＦＴのトランジス
タ特性が不安定となるという問題が生じる。
方法においては多結晶シリコン膜１３上に作成した高濃
度不純物添加半導体層１５をエッチングする工程におい
て、チャネルとなる多結晶シリコン膜１３がエッチャン
トによりダメージを受け、作成したＴＦＴのトランジス
タ特性が不安定となるという問題が生じる。
【００１０】一方、第２の方法においては、ソース・ド
レイン領域をリフトオフ法で形成するため、ソース・ド
レインのエッジ部形状の制御性が悪く、そのためこの後
に形成されるゲート絶縁膜１２に亀裂が入りゲート耐電
圧不良を生じ易くなるという問題がある。
レイン領域をリフトオフ法で形成するため、ソース・ド
レインのエッジ部形状の制御性が悪く、そのためこの後
に形成されるゲート絶縁膜１２に亀裂が入りゲート耐電
圧不良を生じ易くなるという問題がある。
【００１１】本発明は、上述した問題を鑑みてなされた
ものであり、その活性層領域に多結晶半導体膜を用いた
薄膜トランジスタ（ＴＦＴ）において、安価な白板ガラ
ス基板を用いても、良好なトランジスタ特性を得ること
ができるようにする薄膜トランジスタ（ＴＦＴ）の製造
方法を提供することを目的とするものである。
ものであり、その活性層領域に多結晶半導体膜を用いた
薄膜トランジスタ（ＴＦＴ）において、安価な白板ガラ
ス基板を用いても、良好なトランジスタ特性を得ること
ができるようにする薄膜トランジスタ（ＴＦＴ）の製造
方法を提供することを目的とするものである。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に本発明は、透明基板の上部にゲート膜となる第１膜を
成膜する第１工程と、前記第１膜の上面にゲート絶縁膜
となる第２膜を成膜する第２工程と、前記第２膜の上部
に活性層となる多結晶半導体膜を成膜する第３工程と、
前記多結晶半導体膜を所定の形状に加工して活性層を形
成する第４工程と、前記活性層を構成する多結晶半導体
膜が内側となるように前記第２膜をエッチングしてゲー
ト絶縁膜を形成する第５工程と、前記ゲート絶縁膜が内
側となるように前記第１膜をエッチングしてゲート膜を
形成する第６工程と、前記活性層を構成する多結晶半導
体膜に電気接続するソース・ドレイン電極を形成する第
７工程とを含む薄膜トランジスタの製造方法をその要旨
とするものである。
に本発明は、透明基板の上部にゲート膜となる第１膜を
成膜する第１工程と、前記第１膜の上面にゲート絶縁膜
となる第２膜を成膜する第２工程と、前記第２膜の上部
に活性層となる多結晶半導体膜を成膜する第３工程と、
前記多結晶半導体膜を所定の形状に加工して活性層を形
成する第４工程と、前記活性層を構成する多結晶半導体
膜が内側となるように前記第２膜をエッチングしてゲー
ト絶縁膜を形成する第５工程と、前記ゲート絶縁膜が内
側となるように前記第１膜をエッチングしてゲート膜を
形成する第６工程と、前記活性層を構成する多結晶半導
体膜に電気接続するソース・ドレイン電極を形成する第
７工程とを含む薄膜トランジスタの製造方法をその要旨
とするものである。
【００１３】
【作用】第１工程により透明基板の上部に第１膜が形成
され、第２工程により第１膜の上部に第２膜が成膜され
、第３工程により第２膜の上部に活性層となる多結晶半
導体膜が成膜される。この第３工程で透明基板に白板ガ
ラスを用いた場合、熱収縮が生じるが、ゲート膜となる
第１膜，ゲート絶縁膜となる第２膜，活性層となる多結
晶半導体膜は透明基板の全面に成膜されているためマス
ク合わせについての問題は生じない。
され、第２工程により第１膜の上部に第２膜が成膜され
、第３工程により第２膜の上部に活性層となる多結晶半
導体膜が成膜される。この第３工程で透明基板に白板ガ
ラスを用いた場合、熱収縮が生じるが、ゲート膜となる
第１膜，ゲート絶縁膜となる第２膜，活性層となる多結
晶半導体膜は透明基板の全面に成膜されているためマス
ク合わせについての問題は生じない。
【００１４】この後、第４工程により多結晶半導体膜を
所定の形状にエッチングして活性層とし、第５工程で多
結晶半導体膜が内側となるように第２膜をエッチングし
てゲート絶縁膜を形成し、第６工程でゲート絶縁膜が内
側となるように第１膜をエッチングしてゲート膜を形成
する。そして、第７工程においてソース・ドレイン電極
が形成される。
所定の形状にエッチングして活性層とし、第５工程で多
結晶半導体膜が内側となるように第２膜をエッチングし
てゲート絶縁膜を形成し、第６工程でゲート絶縁膜が内
側となるように第１膜をエッチングしてゲート膜を形成
する。そして、第７工程においてソース・ドレイン電極
が形成される。
【００１５】この製造方法によれば、得られる薄膜トラ
ンジスタは逆スタッガー型のものとなり、多結晶半導体
膜とゲート絶縁膜との界面にエッチングによるダメージ
が生じることは無い。
ンジスタは逆スタッガー型のものとなり、多結晶半導体
膜とゲート絶縁膜との界面にエッチングによるダメージ
が生じることは無い。
【００１６】
【実施例】以下、本発明を図に示す実施例に基づいて説
明する。図１は本発明一実施例を適用した多結晶シリコ
ンＴＦＴの要部断面図である。本構造を図２から図６に
示す製造工程に従って説明するまず、図２に示すように
、白板ガラス基板１０の上面全面にゲート金属膜とする
クロム（Ｃｒ）膜１１を例えば基板温度２００℃にて蒸
着等により被着し、次いでその上面全面にゲート絶縁膜
となる窒化シリコン（ＳｉＮＸ ）膜１２を例えば基板
温度３５０℃にてプラズマＣＶＤ法等により堆積し、更
にその上面全面に活性層領域となる多結晶シリコン層１
３を形成する。なお、透明基板として用いた白板ガラス
基板１０は一般的に使用されているもので、６００℃で
２０時間熱処理することにより約１６０ｐｐｍ収縮する
ものである。また、多結晶シリコン層１３は、ａ−Ｓｉ
を６００℃で４０時間熱処理することにより形成される
。
明する。図１は本発明一実施例を適用した多結晶シリコ
ンＴＦＴの要部断面図である。本構造を図２から図６に
示す製造工程に従って説明するまず、図２に示すように
、白板ガラス基板１０の上面全面にゲート金属膜とする
クロム（Ｃｒ）膜１１を例えば基板温度２００℃にて蒸
着等により被着し、次いでその上面全面にゲート絶縁膜
となる窒化シリコン（ＳｉＮＸ ）膜１２を例えば基板
温度３５０℃にてプラズマＣＶＤ法等により堆積し、更
にその上面全面に活性層領域となる多結晶シリコン層１
３を形成する。なお、透明基板として用いた白板ガラス
基板１０は一般的に使用されているもので、６００℃で
２０時間熱処理することにより約１６０ｐｐｍ収縮する
ものである。また、多結晶シリコン層１３は、ａ−Ｓｉ
を６００℃で４０時間熱処理することにより形成される
。
【００１７】その後、図３に示すように、多結晶シリコ
ン層１３を所定の形状にエッチングし、活性層領域を形
成する。続いて、ＳｉＮＸ 膜１２を、その表面内側に
おいてパターニングした多結晶シリコン層１３が重畳す
る，即ち活性層領域を形成する多結晶シリコン層１３よ
りもその平面面積が大となるようにエッチングによりパ
ターニングし、ゲート絶縁膜とする。更にその後、Ｃｒ
膜１１を、その表面内側においてパターニングしたＳｉ
ＮＸ 膜１２が重畳する，即ちゲート絶縁膜よりもその
平面面積が大となるようにエッチングによりパターニン
グし、ゲート金属膜とする。
ン層１３を所定の形状にエッチングし、活性層領域を形
成する。続いて、ＳｉＮＸ 膜１２を、その表面内側に
おいてパターニングした多結晶シリコン層１３が重畳す
る，即ち活性層領域を形成する多結晶シリコン層１３よ
りもその平面面積が大となるようにエッチングによりパ
ターニングし、ゲート絶縁膜とする。更にその後、Ｃｒ
膜１１を、その表面内側においてパターニングしたＳｉ
ＮＸ 膜１２が重畳する，即ちゲート絶縁膜よりもその
平面面積が大となるようにエッチングによりパターニン
グし、ゲート金属膜とする。
【００１８】次に、図４に示すように、白板ガラス基板
１０の上面全面に層間絶縁膜として酸化シリコン（Ｓｉ
ＯＸ ）膜１４を例えば基板温度３５０℃にてプラズマ
ＣＶＤ法等により形成し、図５に示すように、ソース・
ドレイン電極と接触をとるためのコンタクトホール１４
ａをＳｉＯＸ 膜１４に形成する。そして、図６に示す
ように、その上面全面にソース・ドレイン電極とするた
めに高濃度に不純物を添加したドープド微結晶シリコン
膜１５を例えば基板温度２００℃にてプラズマＣＶＤ法
等により堆積し、さらに、その上面全面にソース・ドレ
イン金属膜とするためのアルミ膜１６を例えば基板温度
２００℃にて蒸着等により被着する。そして、ソース領
域，ドレイン領域となるドープド微結晶シリコン膜１５
ａ，１５ｂおよびアルミ膜１６ａ，１６ｂを残して、不
要な領域のドープド微結晶シリコン膜１５，アルミ膜１
６をエッチングにより除去することにより図１に示す多
結晶シリコンＴＦＴが形成される。
１０の上面全面に層間絶縁膜として酸化シリコン（Ｓｉ
ＯＸ ）膜１４を例えば基板温度３５０℃にてプラズマ
ＣＶＤ法等により形成し、図５に示すように、ソース・
ドレイン電極と接触をとるためのコンタクトホール１４
ａをＳｉＯＸ 膜１４に形成する。そして、図６に示す
ように、その上面全面にソース・ドレイン電極とするた
めに高濃度に不純物を添加したドープド微結晶シリコン
膜１５を例えば基板温度２００℃にてプラズマＣＶＤ法
等により堆積し、さらに、その上面全面にソース・ドレ
イン金属膜とするためのアルミ膜１６を例えば基板温度
２００℃にて蒸着等により被着する。そして、ソース領
域，ドレイン領域となるドープド微結晶シリコン膜１５
ａ，１５ｂおよびアルミ膜１６ａ，１６ｂを残して、不
要な領域のドープド微結晶シリコン膜１５，アルミ膜１
６をエッチングにより除去することにより図１に示す多
結晶シリコンＴＦＴが形成される。
【００１９】上述した製造工程において、図２に示す工
程で活性層領域となる多結晶シリコン層１３を形成する
時に、その形成条件により白板ガラス基板１０に熱収縮
が生じるが、ゲート金属膜とするＣｒ膜１１，ゲート絶
縁膜とするＳｉＮＸ 膜１２，活性層領域とする多結晶
シリコン層１３は白板ガラス基板１０上全面に成膜され
ているため、熱収縮によるパターンのずれといったマス
ク合わせについての問題は回避することができる。
程で活性層領域となる多結晶シリコン層１３を形成する
時に、その形成条件により白板ガラス基板１０に熱収縮
が生じるが、ゲート金属膜とするＣｒ膜１１，ゲート絶
縁膜とするＳｉＮＸ 膜１２，活性層領域とする多結晶
シリコン層１３は白板ガラス基板１０上全面に成膜され
ているため、熱収縮によるパターンのずれといったマス
ク合わせについての問題は回避することができる。
【００２０】また、得られる薄膜トランジスタは図１に
示す如く逆スタッガー型のものとなり、多結晶シリコン
層１３とＳｉＮＸ 膜１２との界面，即ち活性層領域と
ゲート絶縁膜との界面にエッチングによるダメージが生
じることは無い。
示す如く逆スタッガー型のものとなり、多結晶シリコン
層１３とＳｉＮＸ 膜１２との界面，即ち活性層領域と
ゲート絶縁膜との界面にエッチングによるダメージが生
じることは無い。
【００２１】図７は、上記実施例を適用した多結晶シリ
コンＴＦＴを液晶駆動素子（ＴＦＴ−ＬＣＤ）に応用し
た場合の構造を示す平面図であり、一画素分のＴＦＴと
透明画素電極膜１８の要部を示している。また、図８は
図７に示すもののＡＡ断面図である。
コンＴＦＴを液晶駆動素子（ＴＦＴ−ＬＣＤ）に応用し
た場合の構造を示す平面図であり、一画素分のＴＦＴと
透明画素電極膜１８の要部を示している。また、図８は
図７に示すもののＡＡ断面図である。
【００２２】図７，図８に示す構造は、上述の図２〜図
４に示す製造工程に従って層間絶縁膜１４まで形成した
後、透明画素電極膜１８としてＩＴＯをスパッタ蒸着（
基板温度２５０℃）して所定の形状にエッチングし、さ
らに上述した図５，図６に示す工程と同様にしてコンタ
クトホール，ソース・ドレイン電極を形成することによ
って作成される。
４に示す製造工程に従って層間絶縁膜１４まで形成した
後、透明画素電極膜１８としてＩＴＯをスパッタ蒸着（
基板温度２５０℃）して所定の形状にエッチングし、さ
らに上述した図５，図６に示す工程と同様にしてコンタ
クトホール，ソース・ドレイン電極を形成することによ
って作成される。
【００２３】このＴＦＴ−ＬＣＤは、ゲート信号配線と
ソース信号配線に電気信号を与えてドレイン信号配線に
電気接続する透明画素電極１８に与える電位を制御する
ことにより、ＬＣＤを駆動するように構成されている。 なお、ゲート信号配線はＣｒ膜１１をパターニングする
際にゲート金属膜と同時に形成されている。また、ソー
ス信号配線，ドレイン信号配線は、各々ソース領域，ド
レイン領域のパターニング時に形成され、図８に示すよ
うに、ドープド微結晶シリコン膜１５ａ，１５ｂおよび
アルミ膜１６ａ，１６ｂの多重構造となっている。
ソース信号配線に電気信号を与えてドレイン信号配線に
電気接続する透明画素電極１８に与える電位を制御する
ことにより、ＬＣＤを駆動するように構成されている。 なお、ゲート信号配線はＣｒ膜１１をパターニングする
際にゲート金属膜と同時に形成されている。また、ソー
ス信号配線，ドレイン信号配線は、各々ソース領域，ド
レイン領域のパターニング時に形成され、図８に示すよ
うに、ドープド微結晶シリコン膜１５ａ，１５ｂおよび
アルミ膜１６ａ，１６ｂの多重構造となっている。
【００２４】
【発明の効果】以上詳述したように本発明によれば、白
板ガラスのように多結晶半導体膜を成膜するときに基板
の熱収縮を生じる材料を用いて薄膜トランジスタ（ＴＦ
Ｔ）を作製する場合であっても、熱収縮に起因したマス
ク合わせに関する問題，および活性層領域界面のエッチ
ングによるダメージが生じることは無く、良好なトラン
ジスタ特性を有する薄膜トランジスタを得ることができ
るという優れた効果が奏される。
板ガラスのように多結晶半導体膜を成膜するときに基板
の熱収縮を生じる材料を用いて薄膜トランジスタ（ＴＦ
Ｔ）を作製する場合であっても、熱収縮に起因したマス
ク合わせに関する問題，および活性層領域界面のエッチ
ングによるダメージが生じることは無く、良好なトラン
ジスタ特性を有する薄膜トランジスタを得ることができ
るという優れた効果が奏される。
【図１】本発明一実施例を適用した多結晶シリコンＴＦ
Ｔの断面構造図である。
Ｔの断面構造図である。
【図２】図１に示すものの製造工程を説明するために供
する断面図である。
する断面図である。
【図３】図１に示すものの製造工程を説明するために供
する断面図である。
する断面図である。
【図４】図１に示すものの製造工程を説明するために供
する断面図である。
する断面図である。
【図５】図１に示すものの製造工程を説明するために供
する断面図である。
する断面図である。
【図６】図１に示すものの製造工程を説明するために供
する断面図である。
する断面図である。
【図７】図１に示す多結晶シリコンＴＦＴを液晶駆動用
に用いたときの一画素の要部を示す平面図である。
に用いたときの一画素の要部を示す平面図である。
【図８】図７に示すもののＡＡ断面図である。
【図９】従来技術によって多結晶シリコンＴＦＴを作成
する場合の製造工程を説明するために供する断面図であ
る。
する場合の製造工程を説明するために供する断面図であ
る。
【図１０】従来技術によって多結晶シリコンＴＦＴを作
成する場合の製造工程を説明するために供する断面図で
ある。
成する場合の製造工程を説明するために供する断面図で
ある。
【図１１】従来技術によって多結晶シリコンＴＦＴを作
成する場合の製造工程を説明するために供する断面図で
ある。
成する場合の製造工程を説明するために供する断面図で
ある。
【図１２】従来技術によって多結晶シリコンＴＦＴを作
成する場合の製造工程を説明するために供する断面図で
ある。
成する場合の製造工程を説明するために供する断面図で
ある。
【図１３】従来技術によって多結晶シリコンＴＦＴを作
成する場合の製造工程を説明するために供する断面図で
ある。
成する場合の製造工程を説明するために供する断面図で
ある。
【図１４】従来技術によって多結晶シリコンＴＦＴを作
成する場合の製造工程を説明するために供する断面図で
ある。
成する場合の製造工程を説明するために供する断面図で
ある。
【図１５】従来技術によって作成された多結晶シリコン
ＴＦＴの断面構造図である。
ＴＦＴの断面構造図である。
１０ 白板ガラス基板（透明基板）
１１ クロム膜（ゲート膜）
１２ 窒化シリコン膜（ゲート絶縁膜）１３ 多結
晶シリコン層（活性層） １４ 酸化シリコン膜（層間絶縁膜）１４ａ コン
タクトホール １６ａ アルミ膜（ソース電極） １６ｂ アルミ膜（ドレイン電極）
晶シリコン層（活性層） １４ 酸化シリコン膜（層間絶縁膜）１４ａ コン
タクトホール １６ａ アルミ膜（ソース電極） １６ｂ アルミ膜（ドレイン電極）
Claims (2)
- 【請求項１】 透明基板の上部にゲート膜となる第１
膜を成膜する第１工程と、前記第１膜の上面にゲート絶
縁膜となる第２膜を成膜する第２工程と、前記第２膜の
上部に活性層となる多結晶半導体膜を成膜する第３工程
と、前記多結晶半導体膜を所定の形状に加工して活性層
を形成する第４工程と、前記活性層を構成する多結晶半
導体膜が内側となるように前記第２膜をエッチングして
ゲート絶縁膜を形成する第５工程と、前記ゲート絶縁膜
が内側となるように前記第１膜をエッチングしてゲート
膜を形成する第６工程と、前記活性層を構成する多結晶
半導体膜に電気接続するソース・ドレイン電極を形成す
る第７工程とを含むことを特徴とする薄膜トランジスタ
の製造方法。 - 【請求項２】 前記透明基板は、前記多結晶半導体膜
を成膜する前記第３工程においてその成膜条件により熱
収縮が発生するものであることを特徴とする請求項１に
記載の薄膜トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3043732A JPH04280637A (ja) | 1991-03-08 | 1991-03-08 | 薄膜トランジスタの製造方法 |
| US07/846,047 US5311041A (en) | 1991-03-08 | 1992-03-05 | Thin film transistor having an inverted stagger type structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3043732A JPH04280637A (ja) | 1991-03-08 | 1991-03-08 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04280637A true JPH04280637A (ja) | 1992-10-06 |
Family
ID=12671958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3043732A Pending JPH04280637A (ja) | 1991-03-08 | 1991-03-08 | 薄膜トランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5311041A (ja) |
| JP (1) | JPH04280637A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008034853A (ja) * | 2006-07-28 | 2008-02-14 | Samsung Electronics Co Ltd | 薄膜トランジスタ基板、それの製造方法及びそれを有する表示パネル |
| JP2010147303A (ja) * | 2008-12-19 | 2010-07-01 | Mitsubishi Electric Corp | 薄膜トランジスタ及びその製造方法、並びに薄膜トランジスタアレイ基板、及び表示装置 |
| JP2011155303A (ja) * | 2006-04-21 | 2011-08-11 | Beijing Boe Optoelectronics Technology Co Ltd | Ｔｆｔ−ｌｃｄアレー基板及びその製造方法 |
| JP2012160715A (ja) * | 2011-01-12 | 2012-08-23 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
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|---|---|---|---|---|
| JP3255942B2 (ja) * | 1991-06-19 | 2002-02-12 | 株式会社半導体エネルギー研究所 | 逆スタガ薄膜トランジスタの作製方法 |
| US7465679B1 (en) * | 1993-02-19 | 2008-12-16 | Semiconductor Energy Laboratory Co., Ltd. | Insulating film and method of producing semiconductor device |
| US6884698B1 (en) * | 1994-02-23 | 2005-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device with crystallization of amorphous silicon |
| JPH08201851A (ja) * | 1995-01-31 | 1996-08-09 | Sharp Corp | アクティブマトリクス基板 |
| KR0171984B1 (ko) * | 1995-12-11 | 1999-03-30 | 김주용 | 박막 트랜지스터의 자기 정렬 노광 방법 |
| KR100333180B1 (ko) * | 1998-06-30 | 2003-06-19 | 주식회사 현대 디스플레이 테크놀로지 | Tft-lcd제조방법 |
| SG160191A1 (en) * | 2001-02-28 | 2010-04-29 | Semiconductor Energy Lab | Semiconductor device and manufacturing method thereof |
| GB0105145D0 (en) * | 2001-03-02 | 2001-04-18 | Koninkl Philips Electronics Nv | Thin film transistors and method of manufacture |
| JP4717385B2 (ja) * | 2003-08-27 | 2011-07-06 | 三菱電機株式会社 | 半導体装置 |
| JP2008147516A (ja) * | 2006-12-12 | 2008-06-26 | Mitsubishi Electric Corp | 薄膜トランジスタ及びその製造方法 |
| EP2256814B1 (en) * | 2009-05-29 | 2019-01-16 | Semiconductor Energy Laboratory Co, Ltd. | Oxide semiconductor device and method for manufacturing the same |
| EP2907864B2 (en) | 2013-03-26 | 2022-05-18 | DIC Corporation | Liquid crystal composition and liquid crystal display element using this composition |
| CN103913917B (zh) * | 2014-03-27 | 2017-02-22 | 上海天马微电子有限公司 | 一种tft阵列基板及显示面板 |
| CN112420499B (zh) * | 2019-08-23 | 2022-12-20 | 天津大学 | 图案化氧化铝介电层和栅极及其制备方法和应用 |
| CN112420926A (zh) * | 2019-08-23 | 2021-02-26 | 天津大学 | 具有共栅极接触位点的限域生长的氧化铝介电层及其制备方法和应用 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5965479A (ja) * | 1982-10-05 | 1984-04-13 | Nec Corp | 薄膜トランジスタとその製造方法 |
| US4748485A (en) * | 1985-03-21 | 1988-05-31 | Hughes Aircraft Company | Opposed dual-gate hybrid structure for three-dimensional integrated circuits |
| JPH061314B2 (ja) * | 1987-07-30 | 1994-01-05 | シャープ株式会社 | 薄膜トランジスタアレイ |
| JP2672524B2 (ja) * | 1987-10-02 | 1997-11-05 | 株式会社日立製作所 | 薄膜トランジスタ |
| US5196912A (en) * | 1988-10-28 | 1993-03-23 | Casio Computer Co., Ltd. | Thin film transistor having memory function and method for using thin film transistor as memory element |
-
1991
- 1991-03-08 JP JP3043732A patent/JPH04280637A/ja active Pending
-
1992
- 1992-03-05 US US07/846,047 patent/US5311041A/en not_active Expired - Fee Related
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| US8642404B2 (en) | 2006-04-21 | 2014-02-04 | Beijing Boe Optoelectronics Technology Co., Ltd | Thin film transistor liquid crystal display array substrate and manufacturing method thereof |
| JP2008034853A (ja) * | 2006-07-28 | 2008-02-14 | Samsung Electronics Co Ltd | 薄膜トランジスタ基板、それの製造方法及びそれを有する表示パネル |
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| US9673336B2 (en) | 2011-01-12 | 2017-06-06 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US10170633B2 (en) | 2011-01-12 | 2019-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5311041A (en) | 1994-05-10 |
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Legal Events
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|---|---|---|---|
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