JP2002057343A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Abstract
(57)【要約】
【課題】薄膜トランジスタの製造方法において、半導体
膜のアイランドを形成した後、ソース・ドレイン配線を
形成してパッシベーション膜を成膜し、コンタクトホー
ルを開口して透明な画素電極を形成する方法は、ゲート
配線形成から画素電極形成までには最低５回のフォトリ
ソグラフィ工程を経る必要があり、薄膜トランジスタの
製造コストが下がらない原因の一つであった。 【解決手段】絶縁膜３、半導体膜４、オーミック膜５か
らなるアイランドを形成した後に、露出したアイランド
の表面をホスフィンプラズマ処理して高濃度領域１５と
し、その後直ぐにＩＴＯ膜及び金属膜を成膜し、ＩＴＯ
膜及び金属膜を同時にパターニングし、画素電極部の金
属膜を除去することにより、逆スタガード型薄膜トラン
ジスタを４回のフォトリソグラフィ工程で形成でき、し
かも、良好なオーミック特性を示す薄膜トランジスタを
得ることができる。
膜のアイランドを形成した後、ソース・ドレイン配線を
形成してパッシベーション膜を成膜し、コンタクトホー
ルを開口して透明な画素電極を形成する方法は、ゲート
配線形成から画素電極形成までには最低５回のフォトリ
ソグラフィ工程を経る必要があり、薄膜トランジスタの
製造コストが下がらない原因の一つであった。 【解決手段】絶縁膜３、半導体膜４、オーミック膜５か
らなるアイランドを形成した後に、露出したアイランド
の表面をホスフィンプラズマ処理して高濃度領域１５と
し、その後直ぐにＩＴＯ膜及び金属膜を成膜し、ＩＴＯ
膜及び金属膜を同時にパターニングし、画素電極部の金
属膜を除去することにより、逆スタガード型薄膜トラン
ジスタを４回のフォトリソグラフィ工程で形成でき、し
かも、良好なオーミック特性を示す薄膜トランジスタを
得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、逆スタガード型薄
膜トランジスタの製造方法に関し、製造工程を短縮して
製造コストを下げることのできる薄膜トランジスタの製
造方法に関する。
膜トランジスタの製造方法に関し、製造工程を短縮して
製造コストを下げることのできる薄膜トランジスタの製
造方法に関する。
【０００２】
【従来の技術】逆スタガード型薄膜トランジスタの生産
性を向上させるためにはフォトリソグラフィ工程数の低
減が必要となってきている。
性を向上させるためにはフォトリソグラフィ工程数の低
減が必要となってきている。
【０００３】これまでの逆スタガード型薄膜トランジス
タの代表的な製造フローについて図５、６の断面図を参
照して説明する。
タの代表的な製造フローについて図５、６の断面図を参
照して説明する。
【０００４】ＴＦＴ側基板１０１の上にゲート配線１０
２をフォトリソグラフィ技術によりパターンニングし、
絶縁膜１０３、半導体膜１０４、オーミック膜１０５を
順次成膜する（図５（ａ））。
２をフォトリソグラフィ技術によりパターンニングし、
絶縁膜１０３、半導体膜１０４、オーミック膜１０５を
順次成膜する（図５（ａ））。
【０００５】次に、オーミック膜１０５、半導体膜１０
４をフォトリソグラフィ技術を用いてエッチングして半
導体膜１０４及びオーミック膜１０５からなるアイラン
ド１０６を形成する（図５（ｂ））。
４をフォトリソグラフィ技術を用いてエッチングして半
導体膜１０４及びオーミック膜１０５からなるアイラン
ド１０６を形成する（図５（ｂ））。
【０００６】次に、ソース・ドレイン配線となる金属膜
を堆積し、フォトリソグラフィ技術により金属膜をエッ
チングしてソース・ドレイン配線１１０を形成する。こ
のソース・ドレイン配線１１０をマスクとして、オーミ
ック膜１０５及び半導体膜１０４の一部をエッチング
し、薄膜トランジスタのチャネル部１１１を形成する
（図５（ｃ））。
を堆積し、フォトリソグラフィ技術により金属膜をエッ
チングしてソース・ドレイン配線１１０を形成する。こ
のソース・ドレイン配線１１０をマスクとして、オーミ
ック膜１０５及び半導体膜１０４の一部をエッチング
し、薄膜トランジスタのチャネル部１１１を形成する
（図５（ｃ））。
【０００７】次に、シリコン窒化膜からなるパッシベー
ション膜１１２を成膜し、フォトリソグラフィ技術によ
り、画素電極とソース・ドレイン配線１１０とを接続す
るためのコンタクトホール１１４をパッシベーション膜
１１２に開口する（図６（ａ））。
ション膜１１２を成膜し、フォトリソグラフィ技術によ
り、画素電極とソース・ドレイン配線１１０とを接続す
るためのコンタクトホール１１４をパッシベーション膜
１１２に開口する（図６（ａ））。
【０００８】最後に、ＩＴＯ膜を堆積し、フォトリソグ
ラフィ技術により、透明な画素電極１１３を形成する
（図６（ｂ））。
ラフィ技術により、透明な画素電極１１３を形成する
（図６（ｂ））。
【０００９】
【発明が解決しようとする課題】しかしながら、この製
造方法では、ゲート配線形成から画素電極形成までには
５回のフォトリソグラフィ工程を経る必要がある。薄膜
トランジスタの製造コストを下げるためには、単純にフ
ォトリソグラフィ工程数を低減させるだけではなく、フ
ォトリソグラフィ工程数を減らして形成された薄膜トラ
ンジスタが、フォトリソグラフィ工程数削減前の薄膜ト
ランジスタの特性を維持しなければならない。
造方法では、ゲート配線形成から画素電極形成までには
５回のフォトリソグラフィ工程を経る必要がある。薄膜
トランジスタの製造コストを下げるためには、単純にフ
ォトリソグラフィ工程数を低減させるだけではなく、フ
ォトリソグラフィ工程数を減らして形成された薄膜トラ
ンジスタが、フォトリソグラフィ工程数削減前の薄膜ト
ランジスタの特性を維持しなければならない。
【００１０】本発明は、薄膜トランジスタの特性を損な
うことなく、薄膜トランジスタの製造工程を短くする薄
膜トランジスタの製造方法を提供することにある。
うことなく、薄膜トランジスタの製造工程を短くする薄
膜トランジスタの製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、半導体膜を下地基板の上に堆積する工
程と、前記半導体膜をパターニングして半導体アイラン
ドを形成する工程と、前記半導体アイランドを覆う導電
膜を堆積し、前記導電膜を前記半導体アイランドの上で
分離して前記半導体アイランドの上で相対向する電極を
形成する工程とを有する薄膜トランジスタの製造方法で
あって、前記半導体膜を下地基板の上に堆積する工程と
前記相対向する電極を形成する工程との間に、少なくと
も前記半導体アイランドの表面に高不純物濃度の不純物
を導入する不純物導入工程を挿入することを特徴とし、
前記不純物導入工程が、前記半導体アイランドを形成す
る工程と前記相対向する電極を形成する工程との間にあ
って、前記半導体アイランドの露出面に対して高不純物
濃度の不純物を導入することにより行われる、或いは、
前記半導体膜を下地基板の上に堆積する工程と前記半導
体アイランドを形成する工程との間にあって、前記半導
体膜の表面に対して高不純物濃度の不純物を導入するこ
とにより行われ、前記不純物導入工程が、ホスフィンガ
スによるプラズマ処理により行われ、前記導電膜は、透
明導電膜を下層とし、遮光性導電膜を上層とする積層膜
であり、前記透明導電膜は、ＩＴＯ膜である、というも
のである。
タの製造方法は、半導体膜を下地基板の上に堆積する工
程と、前記半導体膜をパターニングして半導体アイラン
ドを形成する工程と、前記半導体アイランドを覆う導電
膜を堆積し、前記導電膜を前記半導体アイランドの上で
分離して前記半導体アイランドの上で相対向する電極を
形成する工程とを有する薄膜トランジスタの製造方法で
あって、前記半導体膜を下地基板の上に堆積する工程と
前記相対向する電極を形成する工程との間に、少なくと
も前記半導体アイランドの表面に高不純物濃度の不純物
を導入する不純物導入工程を挿入することを特徴とし、
前記不純物導入工程が、前記半導体アイランドを形成す
る工程と前記相対向する電極を形成する工程との間にあ
って、前記半導体アイランドの露出面に対して高不純物
濃度の不純物を導入することにより行われる、或いは、
前記半導体膜を下地基板の上に堆積する工程と前記半導
体アイランドを形成する工程との間にあって、前記半導
体膜の表面に対して高不純物濃度の不純物を導入するこ
とにより行われ、前記不純物導入工程が、ホスフィンガ
スによるプラズマ処理により行われ、前記導電膜は、透
明導電膜を下層とし、遮光性導電膜を上層とする積層膜
であり、前記透明導電膜は、ＩＴＯ膜である、というも
のである。
【００１２】また、上記薄膜トランジスタの製造方法
は、前記相対向する電極を形成する工程の後に、前記相
対向する電極をマスクとして前記相対向する電極に挟ま
れた領域の半導体アイランドをその表面から一部エッチ
ング除去して薄膜トランジスタのチャネルを形成するチ
ャネル形成工程が続く、或いは、前記チャネル形成工程
の後に、前記薄膜トランジスタのチャネル及び前記導電
膜を覆う保護膜を堆積し、前記保護膜のうち前記半導体
アイランドを除く一部の開口領域の保護膜を除去し、続
いて、前記開口領域の遮光性導電膜を除去する工程が続
き、前記開口領域の透明導電膜は、液晶表示装置の画素
電極を構成する、という形態を採り得る。
は、前記相対向する電極を形成する工程の後に、前記相
対向する電極をマスクとして前記相対向する電極に挟ま
れた領域の半導体アイランドをその表面から一部エッチ
ング除去して薄膜トランジスタのチャネルを形成するチ
ャネル形成工程が続く、或いは、前記チャネル形成工程
の後に、前記薄膜トランジスタのチャネル及び前記導電
膜を覆う保護膜を堆積し、前記保護膜のうち前記半導体
アイランドを除く一部の開口領域の保護膜を除去し、続
いて、前記開口領域の遮光性導電膜を除去する工程が続
き、前記開口領域の透明導電膜は、液晶表示装置の画素
電極を構成する、という形態を採り得る。
【００１３】最後に、上記薄膜トランジスタの製造方法
は、前記下地基板は、下から順に透明基板、前記透明基
板の上に形成されたゲート電極、前記ゲート電極及び前
記透明基板を覆うゲート絶縁膜からなり、前記半導体ア
イランドを形成する工程において、前記ゲート絶縁膜が
前記半導体アイランドと同じ形状にパターニングされ、
前記ゲート電極は、前記半導体アイランドの下方におい
て、前記半導体アイランドの内側に位置する、という形
態を採る。
は、前記下地基板は、下から順に透明基板、前記透明基
板の上に形成されたゲート電極、前記ゲート電極及び前
記透明基板を覆うゲート絶縁膜からなり、前記半導体ア
イランドを形成する工程において、前記ゲート絶縁膜が
前記半導体アイランドと同じ形状にパターニングされ、
前記ゲート電極は、前記半導体アイランドの下方におい
て、前記半導体アイランドの内側に位置する、という形
態を採る。
【００１４】
【発明の実施の形態】本発明の薄膜トランジスタの製造
方法は、逆スタガード型薄膜トランジスタの製造方法に
おいて、半導体膜及びオーミックコンタクト層をパター
ンニングした後に、オーミックコンタクト層の表面に対
してホスフィンプラズマ処理を行い、オーミックコンタ
クト層の上層に形成されるＩＴＯ膜とオーミックコンタ
クト層との間に良好なオーミックコンタクトを形成する
ものである。また、薄膜トランジスタの製造工程に関し
ては、ゲート電極の形成から画素電極の形成までの工程
を４回のフォトリソグラフィ工程で済ませることを特徴
とする。
方法は、逆スタガード型薄膜トランジスタの製造方法に
おいて、半導体膜及びオーミックコンタクト層をパター
ンニングした後に、オーミックコンタクト層の表面に対
してホスフィンプラズマ処理を行い、オーミックコンタ
クト層の上層に形成されるＩＴＯ膜とオーミックコンタ
クト層との間に良好なオーミックコンタクトを形成する
ものである。また、薄膜トランジスタの製造工程に関し
ては、ゲート電極の形成から画素電極の形成までの工程
を４回のフォトリソグラフィ工程で済ませることを特徴
とする。
【００１５】次に、本発明の実施形態の薄膜トランジス
タの製造方法について、図１〜４を参照して説明する。
それぞれの図において、（ａ）は薄膜トランジスタ及び
画素電極を含む領域の平面図であり、（ｂ）は、（ａ）
の切断線Ａ−Ａ’に沿った断面図である。
タの製造方法について、図１〜４を参照して説明する。
それぞれの図において、（ａ）は薄膜トランジスタ及び
画素電極を含む領域の平面図であり、（ｂ）は、（ａ）
の切断線Ａ−Ａ’に沿った断面図である。
【００１６】まず、図２のように、ガラス板等の透明絶
縁性のＴＦＴ側基板１の上にゲート配線となるゲート金
属を成膜し、フォトリソグラフィ技術によりゲート配線
２を形成する。
縁性のＴＦＴ側基板１の上にゲート配線となるゲート金
属を成膜し、フォトリソグラフィ技術によりゲート配線
２を形成する。
【００１７】次に、ゲート配線２を覆うシリコン窒化膜
（ＳｉＮｘ）等からなる絶縁膜３を堆積した後、アモル
ファスシリコン等の半導体膜４、リンドープアモルファ
スシリコン等のオーミック膜５を順に成膜し、フォトリ
ソグラフィ技術により絶縁膜３、半導体膜４及びオーミ
ック膜５から成るアイランド６を形成するが、その際の
絶縁膜３のコンタクトエッチングは、ＣＦ4／Ｏ2＝２８
０／２０（ＳＣＣＭ）の条件の混合ガスで行い、図３の
ようなアイランド６のパターンを形成する。
（ＳｉＮｘ）等からなる絶縁膜３を堆積した後、アモル
ファスシリコン等の半導体膜４、リンドープアモルファ
スシリコン等のオーミック膜５を順に成膜し、フォトリ
ソグラフィ技術により絶縁膜３、半導体膜４及びオーミ
ック膜５から成るアイランド６を形成するが、その際の
絶縁膜３のコンタクトエッチングは、ＣＦ4／Ｏ2＝２８
０／２０（ＳＣＣＭ）の条件の混合ガスで行い、図３の
ようなアイランド６のパターンを形成する。
【００１８】次に、プラズマＣＶＤ装置にてホスフィン
ガス流量５００ＳＣＣＭ、圧力１００Ｐａ、処理時間６
０秒、ＲＦパワー１００Ｗ、温度３００℃の条件にてホ
スフィンプラズマ処理をおこなう。これにより、アイラ
ンド６において半導体膜４、オーミック膜５が露出した
領域にホスフィンが導入され、図３に示すような、ホス
フィンの高濃度層１５が形成される。
ガス流量５００ＳＣＣＭ、圧力１００Ｐａ、処理時間６
０秒、ＲＦパワー１００Ｗ、温度３００℃の条件にてホ
スフィンプラズマ処理をおこなう。これにより、アイラ
ンド６において半導体膜４、オーミック膜５が露出した
領域にホスフィンが導入され、図３に示すような、ホス
フィンの高濃度層１５が形成される。
【００１９】次に、ホスフィンプラズマ処理後、図４の
ように、直ちに透明電極となるＩＴＯ膜８及びソース・
ドレインとなる金属膜９を順に成膜する。フォトリソグ
ラフィ技術によりＩＴＯ膜８及びＣｒ等の金属膜９から
なる配線パターン１４を形成後、配線パターン１４をマ
スクとしてオーミック膜５及び半導体膜４の一部をエッ
チングし、チャネル部１１を形成する。
ように、直ちに透明電極となるＩＴＯ膜８及びソース・
ドレインとなる金属膜９を順に成膜する。フォトリソグ
ラフィ技術によりＩＴＯ膜８及びＣｒ等の金属膜９から
なる配線パターン１４を形成後、配線パターン１４をマ
スクとしてオーミック膜５及び半導体膜４の一部をエッ
チングし、チャネル部１１を形成する。
【００２０】最後に、パッシベーション膜１２を成膜
し、トランジスタ部以外のパッシベーション膜１２をフ
ォトリソグラフィ技術により除去し、続いて、ＩＴＯ膜
８の上の金属膜９を除去すると、画素電極１３が形成さ
れると同時にソース・ドレイン配線１０が形成され、図
１に示す薄膜トランジスタが完成する。
し、トランジスタ部以外のパッシベーション膜１２をフ
ォトリソグラフィ技術により除去し、続いて、ＩＴＯ膜
８の上の金属膜９を除去すると、画素電極１３が形成さ
れると同時にソース・ドレイン配線１０が形成され、図
１に示す薄膜トランジスタが完成する。
【００２１】本発明の実施形態の薄膜トランジスタの製
造方法により、まず第１に、ＩＴＯ膜８とアイランド６
を構成するオーミック膜５及び半導体膜４との間に良好
なオーミックコンタクトが形成されるので、従来の薄膜
トランジスタのオーミック特性を維持することが可能と
なった。
造方法により、まず第１に、ＩＴＯ膜８とアイランド６
を構成するオーミック膜５及び半導体膜４との間に良好
なオーミックコンタクトが形成されるので、従来の薄膜
トランジスタのオーミック特性を維持することが可能と
なった。
【００２２】即ち、オーミック膜５の形成後にホスフィ
ンプラズマ処理を行うことによりアイランド６を構成す
るオーミック膜５及び半導体膜４の露出面にホスフィン
の高濃度領域を形成する。従って、ＩＴＯ膜８の成膜時
に使用する酸素ガスでアイランド６を構成するオーミッ
ク膜５及び半導体膜４の露出面が酸化されても、図７に
示す如く、薄膜トランジスタは、Ｖｄ−Ｉｄ特性におい
て良好なオーミック特性を示す。
ンプラズマ処理を行うことによりアイランド６を構成す
るオーミック膜５及び半導体膜４の露出面にホスフィン
の高濃度領域を形成する。従って、ＩＴＯ膜８の成膜時
に使用する酸素ガスでアイランド６を構成するオーミッ
ク膜５及び半導体膜４の露出面が酸化されても、図７に
示す如く、薄膜トランジスタは、Ｖｄ−Ｉｄ特性におい
て良好なオーミック特性を示す。
【００２３】第２の効果として、逆スタガード型薄膜ト
ランジスタが、４回のフォトリソグラフィ工程で形成可
能となり、薄膜トランジスタの製造コストを下げること
ができた。
ランジスタが、４回のフォトリソグラフィ工程で形成可
能となり、薄膜トランジスタの製造コストを下げること
ができた。
【００２４】上記の実施形態においては、絶縁膜、半導
体膜及びオーミック膜から成るアイランドを形成した後
に、ホスフィンプラズマ処理を行ったが、絶縁膜３、半
導体膜、オーミック膜を順に成膜した後に、オーミック
膜の表面に対してホスフィンプラズマ処理を行い、その
後、絶縁膜、半導体膜及びオーミック膜から成るアイラ
ンドを形成しても、本実施形態と同様に、オーミック特
性の良好な薄膜トランジスタが得られる。
体膜及びオーミック膜から成るアイランドを形成した後
に、ホスフィンプラズマ処理を行ったが、絶縁膜３、半
導体膜、オーミック膜を順に成膜した後に、オーミック
膜の表面に対してホスフィンプラズマ処理を行い、その
後、絶縁膜、半導体膜及びオーミック膜から成るアイラ
ンドを形成しても、本実施形態と同様に、オーミック特
性の良好な薄膜トランジスタが得られる。
【００２５】
【発明の効果】以上に説明したように、本発明の薄膜ト
ランジスタの製造方法によれば、絶縁膜及び半導体膜か
らなるアイランドを形成した後に、露出したアイランド
半導体膜の表面をホスフィンの高濃度領域とし、その後
直ぐに、ＩＴＯ膜及び金属膜を成膜し、ＩＴＯ膜及び金
属膜を同時に配線にパターニングし、画素電極部の金属
膜を除去することにより、逆スタガード型薄膜トランジ
スタを４回のフォトリソグラフィ工程で形成でき、しか
も、良好なオーミック特性を示す薄膜トランジスタを得
ることができる。
ランジスタの製造方法によれば、絶縁膜及び半導体膜か
らなるアイランドを形成した後に、露出したアイランド
半導体膜の表面をホスフィンの高濃度領域とし、その後
直ぐに、ＩＴＯ膜及び金属膜を成膜し、ＩＴＯ膜及び金
属膜を同時に配線にパターニングし、画素電極部の金属
膜を除去することにより、逆スタガード型薄膜トランジ
スタを４回のフォトリソグラフィ工程で形成でき、しか
も、良好なオーミック特性を示す薄膜トランジスタを得
ることができる。
【図１】本発明の実施形態により得られる薄膜トランジ
スタの平面図及び断面図である。
スタの平面図及び断面図である。
【図２】本発明の実施形態の製造方法を製造工程順に示
す平面図及び模式断面図である。
す平面図及び模式断面図である。
【図３】図２に続く製造工程を示す平面図及び断面図で
ある。
ある。
【図４】図３に続く製造工程を示す平面図及び断面図で
ある。
ある。
【図５】従来の薄膜トランジスタの製造方法を製造工程
順に示す断面図である。
順に示す断面図である。
【図６】図５に続く製造工程を示す断面図である。
【図７】本発明の実施形態により得られる薄膜トランジ
スタ及び従来の薄膜トランジスタの特性を示すグラフで
ある。
スタ及び従来の薄膜トランジスタの特性を示すグラフで
ある。
１、１０１ ＴＦＴ側基板 ２、１０２ ゲート配線 ３、１０３ 絶縁膜 ４、１０４ 半導体膜 ５、１０５ オーミック膜 ６、１０６ アイランド ８ ＩＴＯ膜 ９ 金属膜 １０、１１０ ソース・ドレイン配線 １１、１１１ チャネル部 １２、１１２ パッシベーション膜 １３、１１３ 画素電極 １４ 配線パターン １５ 高濃度層 １１４ コンタクトホール
フロントページの続き Ｆターム(参考） 4M104 AA01 AA10 BB01 BB13 BB36 CC01 DD63 DD81 DD89 DD91 FF14 GG20 HH15 5F110 AA16 CC07 DD02 EE02 FF03 GG02 GG15 GG26 HK04 HK07 HK09 HK16 HK22 HK25 HK39 NN72 QQ04
Claims (11)
- 【請求項１】 半導体膜を下地基板の上に堆積する工程
と、前記半導体膜をパターニングして半導体アイランド
を形成する工程と、前記半導体アイランドを覆う導電膜
を堆積し、前記導電膜を前記半導体アイランドの上で分
離して前記半導体アイランドの上で相対向する電極を形
成する工程とを有する薄膜トランジスタの製造方法であ
って、前記半導体膜を下地基板の上に堆積する工程と前
記相対向する電極を形成する工程との間に、少なくとも
前記半導体アイランドの表面に高不純物濃度の不純物を
導入する不純物導入工程を挿入することを特徴とする薄
膜トランジスタの製造方法。 - 【請求項２】 前記不純物導入工程が、前記半導体アイ
ランドを形成する工程と前記相対向する電極を形成する
工程との間にあって、前記半導体アイランドの露出面に
対して高不純物濃度の不純物を導入することにより行わ
れる請求項１記載の薄膜トランジスタの製造方法。 - 【請求項３】 前記不純物導入工程が、前記半導体膜を
下地基板の上に堆積する工程と前記半導体アイランドを
形成する工程との間にあって、前記半導体膜の表面に対
して高不純物濃度の不純物を導入することにより行われ
る請求項１記載の薄膜トランジスタの製造方法。 - 【請求項４】 前記不純物導入工程が、ホスフィンガス
によるプラズマ処理により行われる請求項１、２又は３
記載の薄膜トランジスタの製造方法。 - 【請求項５】 前記導電膜は、透明導電膜を下層とし、
遮光性導電膜を上層とする積層膜である請求項１乃至４
のいずれかに記載の薄膜トランジスタの製造方法。 - 【請求項６】 前記透明導電膜は、ＩＴＯ膜である請求
項５記載の薄膜トランジスタの製造方法。 - 【請求項７】 前記相対向する電極を形成する工程の後
に、前記相対向する電極をマスクとして前記相対向する
電極に挟まれた領域の半導体アイランドをその表面から
一部エッチング除去して薄膜トランジスタのチャネルを
形成するチャネル形成工程が続く請求項５又は６記載の
薄膜トランジスタの製造方法。 - 【請求項８】 前記チャネル形成工程の後に、前記薄膜
トランジスタのチャネル及び前記導電膜を覆う保護膜を
堆積し、前記保護膜のうち前記半導体アイランドを除く
一部の開口領域の保護膜を除去し、続いて、前記開口領
域の遮光性導電膜を除去する工程が続く請求項７記載の
薄膜トランジスタの製造方法。 - 【請求項９】 前記開口領域の透明導電膜は、液晶表示
装置の画素電極を構成する請求項８記載の薄膜トランジ
スタの製造方法。 - 【請求項１０】 前記下地基板は、下から順に透明基
板、前記透明基板の上に形成されたゲート電極、前記ゲ
ート電極及び前記透明基板を覆うゲート絶縁膜からな
り、前記半導体アイランドを形成する工程において、前
記ゲート絶縁膜が前記半導体アイランドと同じ形状にパ
ターニングされる請求項１乃至９のいずれかに記載の薄
膜トランジスタの製造方法。 - 【請求項１１】 前記ゲート電極は、前記半導体アイラ
ンドの下方において、前記半導体アイランドの内側に位
置する請求項１０記載の薄膜トランジスタの製造方法。
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|---|---|---|---|
| JP2000243034A JP2002057343A (ja) | 2000-08-10 | 2000-08-10 | 薄膜トランジスタの製造方法 |
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|---|---|---|---|
| JP2000243034A JP2002057343A (ja) | 2000-08-10 | 2000-08-10 | 薄膜トランジスタの製造方法 |
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|---|---|---|---|
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|---|---|
| JP (1) | JP2002057343A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012094851A (ja) * | 2010-10-01 | 2012-05-17 | Semiconductor Energy Lab Co Ltd | トランジスタの作製方法 |
| US8766263B2 (en) | 2010-09-03 | 2014-07-01 | Japan Display Inc. | Liquid crystal display device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06310533A (ja) * | 1992-10-15 | 1994-11-04 | Fujitsu Ltd | 薄膜トランジスタ・マトリクスの製造方法 |
| JPH10206892A (ja) * | 1997-01-28 | 1998-08-07 | Nec Corp | アクティブマトリクス型液晶表示装置およびその製造方 法 |
| JP2000216395A (ja) * | 1998-11-17 | 2000-08-04 | Nec Corp | 薄膜トランジスタの製造方法及び製造装置 |
-
2000
- 2000-08-10 JP JP2000243034A patent/JP2002057343A/ja active Pending
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