JPS61187272A - 薄膜電界効果トランジスタとその製造方法 - Google Patents
薄膜電界効果トランジスタとその製造方法Info
- Publication number
- JPS61187272A JPS61187272A JP60025270A JP2527085A JPS61187272A JP S61187272 A JPS61187272 A JP S61187272A JP 60025270 A JP60025270 A JP 60025270A JP 2527085 A JP2527085 A JP 2527085A JP S61187272 A JPS61187272 A JP S61187272A
- Authority
- JP
- Japan
- Prior art keywords
- film
- thin film
- effect transistor
- electrode
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 37
- 230000005669 field effect Effects 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000010408 film Substances 0.000 claims abstract description 67
- 238000002161 passivation Methods 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000011347 resin Substances 0.000 claims abstract description 10
- 229920005989 resin Polymers 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims 1
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 6
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- CDBYLPFSWZWCQE-UHFFFAOYSA-L Sodium Carbonate Chemical compound [Na+].[Na+].[O-]C([O-])=O CDBYLPFSWZWCQE-UHFFFAOYSA-L 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、アクティブマトリクス基板に用いることがで
きる薄膜電界効果トランジスタおよびその製造方法に関
するものである。
きる薄膜電界効果トランジスタおよびその製造方法に関
するものである。
（従来の技術）
近年、液晶ディスプレイ用アクティブマトリクス基板の
スイッチング素子として、多結晶シリコンや非晶質シリ
コンを用いた薄膜電界効果トランジスタが注目されてお
り、数多くの研究がなされている（たとえば日経エレク
トロニクス１９８２年１２−２０ Ｐ１３３ ； １９
８４年９−１０ Ｐ２１１）。
スイッチング素子として、多結晶シリコンや非晶質シリ
コンを用いた薄膜電界効果トランジスタが注目されてお
り、数多くの研究がなされている（たとえば日経エレク
トロニクス１９８２年１２−２０ Ｐ１３３ ； １９
８４年９−１０ Ｐ２１１）。
第３図に従来の薄膜電界効果トランジスタの一構成例を
示す。１はガラス、石英等の透光性絶縁性基板で、その
表面にゲート電極２が形成され、ゲート絶縁膜３を介し
て島状に半導体薄膜４が形成され、その表面にソース電
極６、ドレイン電極７が配設されている。半導体薄膜４
の表面にはパッシベーション膜５が設けられている。こ
の薄膜電界効果トランジスタの構造はスタガー型と呼ば
れているものである（Ｓ、Ｍ、Ｓｚｅ著Ｐｈｙｓｉｃｓ
ｏｆ Ｓｅ−ｍ１ｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ
ｓ）。
示す。１はガラス、石英等の透光性絶縁性基板で、その
表面にゲート電極２が形成され、ゲート絶縁膜３を介し
て島状に半導体薄膜４が形成され、その表面にソース電
極６、ドレイン電極７が配設されている。半導体薄膜４
の表面にはパッシベーション膜５が設けられている。こ
の薄膜電界効果トランジスタの構造はスタガー型と呼ば
れているものである（Ｓ、Ｍ、Ｓｚｅ著Ｐｈｙｓｉｃｓ
ｏｆ Ｓｅ−ｍ１ｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ
ｓ）。
（発明が解決しようとする問題点）
前記薄膜電界効果トランジスタを液晶ディスプレイ用ア
クティブマトリクス基板のスイッチング素子として使用
する際、ゲート配線抵抗を小さく＝３＝ するため、ゲート電極２はなるべく厚い方が望ましい。
クティブマトリクス基板のスイッチング素子として使用
する際、ゲート配線抵抗を小さく＝３＝ するため、ゲート電極２はなるべく厚い方が望ましい。
さらにトランジスタ特性の点からは、ｇ、を大きくする
ためにゲート絶縁膜３はなるべく薄くしたい。
ためにゲート絶縁膜３はなるべく薄くしたい。
しかしながら、第３図に示すような従来の構造では、ゲ
ート電極２の形成後、その上にゲート絶縁膜３、半導体
薄膜４、パッシベーション膜５が堆積されるため、上記
のようにゲート電極２を厚くし、ゲート絶縁膜３を薄く
すると、ゲート絶縁膜３がゲート電極２の段差部で段切
れをおこしたりクラックが入ったりして、ゲート電極２
とソース電極６、ドレイン電極７間で短絡したり、ある
いは短絡しないまでも、リーク電流が増えてしまう。従
って、ゲート電極２とゲート絶縁膜３の厚みは任意に設
定することができなかった。
ート電極２の形成後、その上にゲート絶縁膜３、半導体
薄膜４、パッシベーション膜５が堆積されるため、上記
のようにゲート電極２を厚くし、ゲート絶縁膜３を薄く
すると、ゲート絶縁膜３がゲート電極２の段差部で段切
れをおこしたりクラックが入ったりして、ゲート電極２
とソース電極６、ドレイン電極７間で短絡したり、ある
いは短絡しないまでも、リーク電流が増えてしまう。従
って、ゲート電極２とゲート絶縁膜３の厚みは任意に設
定することができなかった。
また、ソース電極６、ドレイン電極７には、ゲート電極
２による段差に加えて、半導体薄膜４による段差も加わ
るため、ソース電極配線、ドレイン電極配線を形成する
際、これらの配線が断線するという問題点があった。
２による段差に加えて、半導体薄膜４による段差も加わ
るため、ソース電極配線、ドレイン電極配線を形成する
際、これらの配線が断線するという問題点があった。
４一
本発明は、上記問題点に鑑み、段差部をなくして平坦化
した薄膜トランジスタの構造とその製造方法を提供する
ものである。
した薄膜トランジスタの構造とその製造方法を提供する
ものである。
（問題点を解決するための手段）
上記問題点を解決するために、本発明の薄膜電界効果ト
ランジスタは、ソースおよびドレイン電極を除く薄膜電
界効果トランジスタ部分が透光性絶縁膜中に埋設された
構造を有するものである。
ランジスタは、ソースおよびドレイン電極を除く薄膜電
界効果トランジスタ部分が透光性絶縁膜中に埋設された
構造を有するものである。
また、上記構造を有する薄膜電界効果トランジスタを製
造するための本発明の製造方法は、ゲート電極、ゲート
絶縁膜、半導体薄膜、パッシベーション膜を順次堆積し
、上記すべての膜を所望のハターンに、選択エツチング
し、この選択エツチングに用いた感光性樹脂膜を残した
まま透光性絶縁膜を全面に堆積した後、前記感光性樹脂
膜を除去してソースおよびドレイン電極を除く薄膜電界
効果トランジスタ部分を透光性絶縁膜中に埋設すること
を特徴とする。
造するための本発明の製造方法は、ゲート電極、ゲート
絶縁膜、半導体薄膜、パッシベーション膜を順次堆積し
、上記すべての膜を所望のハターンに、選択エツチング
し、この選択エツチングに用いた感光性樹脂膜を残した
まま透光性絶縁膜を全面に堆積した後、前記感光性樹脂
膜を除去してソースおよびドレイン電極を除く薄膜電界
効果トランジスタ部分を透光性絶縁膜中に埋設すること
を特徴とする。
（作 用）
上記のような構造にすれば、ゲート電極により生ずる段
差部はエツチング除去され透光性絶縁膜により埋め込ま
れるので、ゲート電極を厚くしても、絶縁膜を薄くして
も段差部は生じないことになる。また、段差部が生じな
いので、ソース、ドレイン電極配線を形成するところは
平坦であるので、ソース、ドレイン電極配線が段差によ
り断線することもない。
差部はエツチング除去され透光性絶縁膜により埋め込ま
れるので、ゲート電極を厚くしても、絶縁膜を薄くして
も段差部は生じないことになる。また、段差部が生じな
いので、ソース、ドレイン電極配線を形成するところは
平坦であるので、ソース、ドレイン電極配線が段差によ
り断線することもない。
また、上記構造を製造する方法として、いわゆるリフト
オフ法を用いているため、極めて簡単に自己整合的に製
造できる。
オフ法を用いているため、極めて簡単に自己整合的に製
造できる。
（実施例）
以下本発明の実施例について、図面を参照しながら説明
する。第１図は、本発明の薄膜電界効果トランジスタの
構造を示したものである。第３図と対応する部分には同
一の番号がつけである。第３図に示す従来の構造と異な
るのはソース電極６、ドレイン電極７を除く薄膜電界効
果トランジスタ部分が透光性絶縁膜８により埋設されて
おり、段差部がほとんどないことである。
する。第１図は、本発明の薄膜電界効果トランジスタの
構造を示したものである。第３図と対応する部分には同
一の番号がつけである。第３図に示す従来の構造と異な
るのはソース電極６、ドレイン電極７を除く薄膜電界効
果トランジスタ部分が透光性絶縁膜８により埋設されて
おり、段差部がほとんどないことである。
第２図は、上記構造を有する薄膜電界効果トランジスタ
の製造方法を示したものである。まず、第２図（ａ）に
示すように、ソーダガラス基板１上にゲート電極２とし
てクロムを基板温度１５０℃で１０００Ａ Ｅ Ｂ蒸着
し、ゲート絶縁膜３として窒化シリコン膜を窒素とアン
モニア、シラン混合ガスのプラズマＣＶＤ法により３０
００人堆積し、半導体薄膜４としてアモルファスシリコ
ン膜をシランガスのＣＶＤ法により１５００人堆積し、
パッシベーション膜５として窒化シリコン膜を１０００
人堆積する。
の製造方法を示したものである。まず、第２図（ａ）に
示すように、ソーダガラス基板１上にゲート電極２とし
てクロムを基板温度１５０℃で１０００Ａ Ｅ Ｂ蒸着
し、ゲート絶縁膜３として窒化シリコン膜を窒素とアン
モニア、シラン混合ガスのプラズマＣＶＤ法により３０
００人堆積し、半導体薄膜４としてアモルファスシリコ
ン膜をシランガスのＣＶＤ法により１５００人堆積し、
パッシベーション膜５として窒化シリコン膜を１０００
人堆積する。
なお、ゲート絶縁膜３としての窒化シリコン膜、アモル
ファスシリコン膜４、パッシベーション膜５としての窒
化シリコン膜は真空を破ることなく連続的に形成した。
ファスシリコン膜４、パッシベーション膜５としての窒
化シリコン膜は真空を破ることなく連続的に形成した。
次に、第２図（ｂ）に示すように選択的に感光性樹脂膜
９を形成し、これをマスクとして順次パッシベーション
膜５、半導体薄膜４、ゲート絶縁膜３、ゲート電極２を
所定の方法でウェットエツチングしていく。各膜のエツ
チング終了時点で約１５分間のベーキングを行なう。な
お、本実施例ではウェットエツチングを用いたが、ドラ
イエツチングを用いてもよい。
９を形成し、これをマスクとして順次パッシベーション
膜５、半導体薄膜４、ゲート絶縁膜３、ゲート電極２を
所定の方法でウェットエツチングしていく。各膜のエツ
チング終了時点で約１５分間のベーキングを行なう。な
お、本実施例ではウェットエツチングを用いたが、ドラ
イエツチングを用いてもよい。
さらに第２図（ｃ）に示すように感光性樹脂膜９を残し
たまま窒化シリコン膜８を５５００人堆積する。
たまま窒化シリコン膜８を５５００人堆積する。
その後、第２図（ｄ）に示すようにリフトオフし、第２
図（ｅ）に示すように、パッシベーション膜５を選択エ
ツチングしてコンタクトホールを開口し、その後、ＩＴ
○を全面に被着形成し、選択エツチングして第２図（ｆ
）に示すようにソース電極６、ドレイン電極７を形成す
る。
図（ｅ）に示すように、パッシベーション膜５を選択エ
ツチングしてコンタクトホールを開口し、その後、ＩＴ
○を全面に被着形成し、選択エツチングして第２図（ｆ
）に示すようにソース電極６、ドレイン電極７を形成す
る。
（発明の効果）
以上のようにして製造された平坦化構造を有する薄膜電
界効果トランジスタは、リーク電流も少なく、また、ソ
ース電極配線、ドレイン電極配線の断線もないなど、高
精細大型アクティブマトリクス基板を歩留りよく製造す
るには極めて有用なものである。
界効果トランジスタは、リーク電流も少なく、また、ソ
ース電極配線、ドレイン電極配線の断線もないなど、高
精細大型アクティブマトリクス基板を歩留りよく製造す
るには極めて有用なものである。
第１図は、本発明の一実施例の薄膜電界効果トランジス
タの断面図、第２図（ａ）〜（ｆ）は、その製造工程を
示す図、第３図は、従来の薄膜電界効果トランジスタの
断面図である。 １ ・・・透光性絶縁性基板、 ２・・・ゲート電極、
３ ・・・ゲート絶縁膜、 ４ ・・・半導体薄膜、５
・・・パッシベーション膜、 ６ ・・・ソース電極
、７・・・ ドレイン電極、 ８ ・・・透光性絶縁膜
、９ ・・・感光性樹脂膜。 特許出願人 松下電器産業株式会社 第１図 第２図 ９−之九杵樹脂脹 第２図
タの断面図、第２図（ａ）〜（ｆ）は、その製造工程を
示す図、第３図は、従来の薄膜電界効果トランジスタの
断面図である。 １ ・・・透光性絶縁性基板、 ２・・・ゲート電極、
３ ・・・ゲート絶縁膜、 ４ ・・・半導体薄膜、５
・・・パッシベーション膜、 ６ ・・・ソース電極
、７・・・ ドレイン電極、 ８ ・・・透光性絶縁膜
、９ ・・・感光性樹脂膜。 特許出願人 松下電器産業株式会社 第１図 第２図 ９−之九杵樹脂脹 第２図
Claims (3)
- （１）透光性絶縁性基板上にゲート電極が形成され、前
記ゲート電極上にゲート絶縁膜、半導体薄膜、パッシベ
ーション膜が順次堆積され、パッシベーション膜に選択
的に形成されたコンタクトホール部を介して前記半導体
薄膜にソース電極及びドレイン電極が配設されてなる薄
膜電界効果トランジスタにおいて、前記ソースおよびド
レイン電極を除く薄膜電界効果トランジスタ部分が透光
性絶縁膜中に埋設されていることを特徴とする薄膜電界
効果トランジスタ。 - （２）透光性絶縁性基板上にゲート電極、ゲート絶縁膜
、半導体薄膜、パッシベーション膜を順次積層して形成
する工程と、前記パッシベーション膜上に選択的に感光
性樹脂膜を形成する工程と、前記感光性樹脂膜をマスク
としてマスクの下部以外の前記パッシベーション膜、半
導体薄膜、ゲート絶縁膜、ゲート電極の一部または全部
を順次エッチング除去する工程と、前記感光性樹脂膜を
付けたまま所望の厚さの透光性絶縁膜を全面に被着形成
する工程と、前記感光性樹脂膜を除去する工程と、前記
パッシベーション膜に選択的に形成したコンタクトホー
ル部を介して前記半導体薄膜にソース電極及びドレイン
電極を形成する工程とからなることを特徴とする薄膜電
界効果トランジスタの製造方法。 - （３）ゲート絶縁膜、半導体薄膜、パッシベーション膜
の形成が、真空を破ることなく連続して行なわれること
を特徴とする特許請求の範囲第（２）項記載の薄膜電界
効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60025270A JPH0638429B2 (ja) | 1985-02-14 | 1985-02-14 | 薄膜電界効果トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60025270A JPH0638429B2 (ja) | 1985-02-14 | 1985-02-14 | 薄膜電界効果トランジスタとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61187272A true JPS61187272A (ja) | 1986-08-20 |
| JPH0638429B2 JPH0638429B2 (ja) | 1994-05-18 |
Family
ID=12161333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60025270A Expired - Fee Related JPH0638429B2 (ja) | 1985-02-14 | 1985-02-14 | 薄膜電界効果トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638429B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63137479A (ja) * | 1986-11-29 | 1988-06-09 | Sharp Corp | 薄膜トランジスタ |
| JPS6490560A (en) * | 1987-10-01 | 1989-04-07 | Casio Computer Co Ltd | Thin-film transistor |
| JPH01219825A (ja) * | 1988-02-29 | 1989-09-01 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタ |
| US5055899A (en) * | 1987-09-09 | 1991-10-08 | Casio Computer Co., Ltd. | Thin film transistor |
| US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
| US5229644A (en) * | 1987-09-09 | 1993-07-20 | Casio Computer Co., Ltd. | Thin film transistor having a transparent electrode and substrate |
| US5327001A (en) * | 1987-09-09 | 1994-07-05 | Casio Computer Co., Ltd. | Thin film transistor array having single light shield layer over transistors and gate and drain lines |
| JPH1010583A (ja) * | 1996-04-22 | 1998-01-16 | Sharp Corp | アクティブマトリクス基板の製造方法、およびそのアクティブマトリクス基板 |
| WO2013072966A1 (ja) * | 2011-11-17 | 2013-05-23 | パナソニック株式会社 | 薄膜半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58113974A (ja) * | 1981-12-26 | 1983-07-07 | 富士通株式会社 | 液晶表示装置 |
| JPS5950564A (ja) * | 1982-09-16 | 1984-03-23 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
-
1985
- 1985-02-14 JP JP60025270A patent/JPH0638429B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58113974A (ja) * | 1981-12-26 | 1983-07-07 | 富士通株式会社 | 液晶表示装置 |
| JPS5950564A (ja) * | 1982-09-16 | 1984-03-23 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63137479A (ja) * | 1986-11-29 | 1988-06-09 | Sharp Corp | 薄膜トランジスタ |
| JPH0529136B2 (ja) * | 1986-11-29 | 1993-04-28 | Sharp Kk | |
| US5055899A (en) * | 1987-09-09 | 1991-10-08 | Casio Computer Co., Ltd. | Thin film transistor |
| US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
| US5229644A (en) * | 1987-09-09 | 1993-07-20 | Casio Computer Co., Ltd. | Thin film transistor having a transparent electrode and substrate |
| US5327001A (en) * | 1987-09-09 | 1994-07-05 | Casio Computer Co., Ltd. | Thin film transistor array having single light shield layer over transistors and gate and drain lines |
| JPS6490560A (en) * | 1987-10-01 | 1989-04-07 | Casio Computer Co Ltd | Thin-film transistor |
| JPH01219825A (ja) * | 1988-02-29 | 1989-09-01 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタ |
| JPH1010583A (ja) * | 1996-04-22 | 1998-01-16 | Sharp Corp | アクティブマトリクス基板の製造方法、およびそのアクティブマトリクス基板 |
| WO2013072966A1 (ja) * | 2011-11-17 | 2013-05-23 | パナソニック株式会社 | 薄膜半導体装置及びその製造方法 |
| US9166056B2 (en) | 2011-11-17 | 2015-10-20 | Panasonic Corporation | Thin-film semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0638429B2 (ja) | 1994-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100270467B1 (ko) | 액정 디스플레이 장치의 액티브 매트릭스 기판 및 그의 제조 방법 | |
| US6537890B2 (en) | Poly-silicon thin film transistor having back bias effects and fabrication method thereof | |
| JP2776083B2 (ja) | 液晶表示装置およびその製造方法 | |
| US6100950A (en) | Active matrix LCD with thin film transistor switches and method of producing the same | |
| JPS61187272A (ja) | 薄膜電界効果トランジスタとその製造方法 | |
| JP3352191B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR100272272B1 (ko) | 박막 트랜지스터 및 그의 제조방법 | |
| US5652158A (en) | Method for making thin film transistors for a liquid crystal display | |
| JPH0824185B2 (ja) | 薄膜トランジスタ装置とその製造方法 | |
| JPH1065174A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH0595117A (ja) | 薄膜トランジスタおよびその製造方法 | |
| US5049952A (en) | Thin film transistor for use in a flat plate display | |
| JP3292240B2 (ja) | 薄膜トランジスタ素子及びその製造方法 | |
| JPH08172195A (ja) | 薄膜トランジスタ | |
| JPS6178166A (ja) | 薄膜トランジスタ−アレ−とその製造方法 | |
| JPH11274505A (ja) | 薄膜トランジスタ構造およびその製造方法 | |
| JPH10173195A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH03114234A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPS62190762A (ja) | 薄膜トランジスタおよびその製造方法 | |
| KR0172880B1 (ko) | 액정표시장치의 제조방법 | |
| JPH02189935A (ja) | 薄膜トランジスタの製造方法 | |
| JPS61181164A (ja) | 薄膜電界効果トランジスタの製造方法 | |
| JP2594114B2 (ja) | 液晶表示パネル用電極基板の製造方法 | |
| JPH0250483A (ja) | シリコン薄膜トランジスタの製造方法 | |
| JPH03174517A (ja) | 薄膜トランジスタ液晶ディスプレイの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |