JPH0638429B2 - 薄膜電界効果トランジスタとその製造方法 - Google Patents
薄膜電界効果トランジスタとその製造方法Info
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- JPH0638429B2 JPH0638429B2 JP60025270A JP2527085A JPH0638429B2 JP H0638429 B2 JPH0638429 B2 JP H0638429B2 JP 60025270 A JP60025270 A JP 60025270A JP 2527085 A JP2527085 A JP 2527085A JP H0638429 B2 JPH0638429 B2 JP H0638429B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、アクティブマトリクス基板に用いることがで
きる薄膜電界効果トランジスタおよびその製造方法に関
するものである。
きる薄膜電界効果トランジスタおよびその製造方法に関
するものである。
（従来の技術） 近年、液晶ディスクプレイ用アクティブマトリクス基板
のスイッチング素子として、多結晶シリコンや非晶質シ
リコンを用いた薄膜電界効果トランジスタが注目されて
おり、数多くの研究がなされている（たとえば日経エレ
クトロニクス1982年12-20 P133;1984年9-10 P211）。
のスイッチング素子として、多結晶シリコンや非晶質シ
リコンを用いた薄膜電界効果トランジスタが注目されて
おり、数多くの研究がなされている（たとえば日経エレ
クトロニクス1982年12-20 P133;1984年9-10 P211）。
第３図に従来の薄膜電界効果トランジスタの一構成例を
示す。１はガラス、石英等の透光性絶縁性基板で、その
表面にゲート電極２が形成され、ゲート絶縁膜３を介し
て島状に半導体薄膜４が形成され、その表面にソース電
極６、ドレイン電極７が配設されている。半導体薄膜４
の表面にはパッシベーション膜５が設けられている。こ
の薄膜電界効果トランジスタの構造はスタガー型と呼ば
れているものである（S.M.Sze著Physics of Semiconduc
tor Devices）。
示す。１はガラス、石英等の透光性絶縁性基板で、その
表面にゲート電極２が形成され、ゲート絶縁膜３を介し
て島状に半導体薄膜４が形成され、その表面にソース電
極６、ドレイン電極７が配設されている。半導体薄膜４
の表面にはパッシベーション膜５が設けられている。こ
の薄膜電界効果トランジスタの構造はスタガー型と呼ば
れているものである（S.M.Sze著Physics of Semiconduc
tor Devices）。
（発明が解決しようとする問題点） 前記薄膜電界効果トランジスタを液晶ディスプレイ用ア
クティブマトリクス基板のスイッチング素子として使用
する際、ゲート配線抵抗を小さくするため、ゲート電極
２はなるべる厚い方が望ましい。さらにトランジスタ特
性の点からは、ｇｍを大きくするためにゲート絶縁膜３
はなるべく薄くしたい。
クティブマトリクス基板のスイッチング素子として使用
する際、ゲート配線抵抗を小さくするため、ゲート電極
２はなるべる厚い方が望ましい。さらにトランジスタ特
性の点からは、ｇｍを大きくするためにゲート絶縁膜３
はなるべく薄くしたい。
しかしながら、第３図に示すような従来の構造では、ゲ
ート電極２の形成後、その上にゲート絶縁膜３、半導体
薄膜４、パッシベーション膜５が堆積されるため、上記
のようにゲート電極２を厚くし、ゲート絶縁３を薄くす
ると、ゲート絶縁膜３がゲート電極２の段差部で段切れ
をおこしたりクラックが入ったりして、ゲート電極２と
ソース電極６、ドレイン電極７間で短絡したり、あるい
は短絡しないまでも、リーク電流が増えてしまう。従っ
て、ゲート電極２とゲート絶縁膜３の厚みは任意に設定
することができなかった。
ート電極２の形成後、その上にゲート絶縁膜３、半導体
薄膜４、パッシベーション膜５が堆積されるため、上記
のようにゲート電極２を厚くし、ゲート絶縁３を薄くす
ると、ゲート絶縁膜３がゲート電極２の段差部で段切れ
をおこしたりクラックが入ったりして、ゲート電極２と
ソース電極６、ドレイン電極７間で短絡したり、あるい
は短絡しないまでも、リーク電流が増えてしまう。従っ
て、ゲート電極２とゲート絶縁膜３の厚みは任意に設定
することができなかった。
また、ソース電極６、ドレイン電極７には、ゲート電極
２による段差に加えて、半導体薄膜４による段差も加わ
るため、ソース電極配線、ドレイン電極配線を形成する
際、これらの配線が断線するという問題点があった。
２による段差に加えて、半導体薄膜４による段差も加わ
るため、ソース電極配線、ドレイン電極配線を形成する
際、これらの配線が断線するという問題点があった。
本発明は、上記問題点に鑑み、段差部をなくして平坦化
した薄膜トランジスタの構造とその製造方法を提供する
ものである。
した薄膜トランジスタの構造とその製造方法を提供する
ものである。
（問題点を解決するための手段） 上記問題点を解決するために、本発明の薄膜電界効果ト
ランジスタは、ソースおよびドレイン電極を除く薄膜電
界効果トランジスタ部分が透光性絶縁膜中に埋設された
構造を有するものである。
ランジスタは、ソースおよびドレイン電極を除く薄膜電
界効果トランジスタ部分が透光性絶縁膜中に埋設された
構造を有するものである。
また、上記構造を有する薄膜電界効果トランジスタを製
造するための本発明の製造方法は、ゲート電極、ゲート
絶縁膜、半導体薄膜、パッシベーション膜を順次堆積
し、上記すべての膜を所望のパターンに選択エッチング
し、この選択エッチングに用いた感光性樹脂膜を残した
まま透光性絶縁膜を全面に堆積した後、前記感光性樹脂
膜を除去してソースおよびドレイン電極を除く薄膜電界
効果トランジスタ部分を透光性絶縁膜中に埋設すること
を特徴とする。
造するための本発明の製造方法は、ゲート電極、ゲート
絶縁膜、半導体薄膜、パッシベーション膜を順次堆積
し、上記すべての膜を所望のパターンに選択エッチング
し、この選択エッチングに用いた感光性樹脂膜を残した
まま透光性絶縁膜を全面に堆積した後、前記感光性樹脂
膜を除去してソースおよびドレイン電極を除く薄膜電界
効果トランジスタ部分を透光性絶縁膜中に埋設すること
を特徴とする。
（作用） 上記のような構造にすれば、ゲート電極により生ずる段
差部はエッチング除去され透光性絶縁膜により埋め込ま
れるので、ゲート電極を厚くしても、絶縁膜を薄くして
も段差部は生じないことになる。また、段差部が生じな
いので、ソース、ドレイン電極配線を形成するところは
平坦であるので、ソース、ドレイン電極配線が段差によ
り断線することもない。
差部はエッチング除去され透光性絶縁膜により埋め込ま
れるので、ゲート電極を厚くしても、絶縁膜を薄くして
も段差部は生じないことになる。また、段差部が生じな
いので、ソース、ドレイン電極配線を形成するところは
平坦であるので、ソース、ドレイン電極配線が段差によ
り断線することもない。
また、上記構造を製造する方法として、いわゆるリフト
オフ法を用いているため、極めて簡単に自己整合的に製
造できる。
オフ法を用いているため、極めて簡単に自己整合的に製
造できる。
（実施例） 以下本発明の実施例について、図面を参照しながら説明
する。第１図は、本発明の薄膜電界効果トランジスタの
構造を示したものである。第３図と対応する部分には同
一の番号がつけてある。第３図に示す従来の構造と異な
るのはソース電極６、ドレイン電極７を除く薄膜電界効
果トランジスタ部分が透光性絶縁膜８により埋設されて
おり、段差部がほとんどないことである。
する。第１図は、本発明の薄膜電界効果トランジスタの
構造を示したものである。第３図と対応する部分には同
一の番号がつけてある。第３図に示す従来の構造と異な
るのはソース電極６、ドレイン電極７を除く薄膜電界効
果トランジスタ部分が透光性絶縁膜８により埋設されて
おり、段差部がほとんどないことである。
第２図は、上記構造を有する薄膜電界効果トランジスタ
の製造方法を示したものである。まず、第２図(a)に示
すように、ソーダガラス基板１上にゲート電極２として
クロムを基板温度150℃で1000ÅＥＢ蒸着し、ゲート絶
縁膜３として窒化シリコン膜を窒素とアンモニア、シラ
ン混合ガスのプラズマＣＶＤ法により3000Å堆積し、半
導体薄膜４としてアモルファスシリコン膜をシランガス
のＣＶＤ法により1500Å堆積し、パッシベーション膜５
として窒化シリコン膜を1000Å堆積する。なお、ゲート
絶縁膜３としての窒化シリコン膜、アモルファスシリコ
ン膜４、パッシベーション膜５としての窒化シリコン膜
は真空を破ることなく連続的に形成した。
の製造方法を示したものである。まず、第２図(a)に示
すように、ソーダガラス基板１上にゲート電極２として
クロムを基板温度150℃で1000ÅＥＢ蒸着し、ゲート絶
縁膜３として窒化シリコン膜を窒素とアンモニア、シラ
ン混合ガスのプラズマＣＶＤ法により3000Å堆積し、半
導体薄膜４としてアモルファスシリコン膜をシランガス
のＣＶＤ法により1500Å堆積し、パッシベーション膜５
として窒化シリコン膜を1000Å堆積する。なお、ゲート
絶縁膜３としての窒化シリコン膜、アモルファスシリコ
ン膜４、パッシベーション膜５としての窒化シリコン膜
は真空を破ることなく連続的に形成した。
次に、第２図(b)に示すように選択的に感光性樹脂膜９
を形成し、これをマスクとして順次パッシベーション膜
５、半導体薄膜４、ゲート絶縁膜３、ゲート電極２を所
定の方法でウェットエッチングしていく。各膜のエッチ
ング終了時点で15分間のベーキングを行なう。なお、本
実施例ではウェットエッチングを用いたが、ドライエッ
チングを用いてもよい。
を形成し、これをマスクとして順次パッシベーション膜
５、半導体薄膜４、ゲート絶縁膜３、ゲート電極２を所
定の方法でウェットエッチングしていく。各膜のエッチ
ング終了時点で15分間のベーキングを行なう。なお、本
実施例ではウェットエッチングを用いたが、ドライエッ
チングを用いてもよい。
さらに第２図(c)に示すように感光性樹脂膜９を残した
まま窒化シリコン膜８を5500Å堆積する。
まま窒化シリコン膜８を5500Å堆積する。
その後、第２図(d)に示すようにリフトオフし、第２図
(e)に示すように、パッシベーション膜５を選択エッチ
ングしてコンタクトホールを開口し、その後、ＩＴＯを
全面に被着形成し、選択エッチングして第２図(f)に示
すようにソース電極６、ドレイン電極７を形成する。
(e)に示すように、パッシベーション膜５を選択エッチ
ングしてコンタクトホールを開口し、その後、ＩＴＯを
全面に被着形成し、選択エッチングして第２図(f)に示
すようにソース電極６、ドレイン電極７を形成する。
（発明の効果） 以上のようにして製造された平坦化構造を有する薄膜電
界効果トランジスタは、リーク電流も少なく、また、ソ
ース電極配線、ドレイン電極配線の断線もないなど、高
精細大型アクティブマトリクス基板を歩留りよく製造す
るには極めて有用なものである。
界効果トランジスタは、リーク電流も少なく、また、ソ
ース電極配線、ドレイン電極配線の断線もないなど、高
精細大型アクティブマトリクス基板を歩留りよく製造す
るには極めて有用なものである。
第１図は、本発明の一実施例の薄膜電界効果トランジス
タの断面図、第２図(a)〜(f)は、その製造工程を示す
図、第３図は、従来の薄膜電界効果トランジスタの断面
図である。 １……透光性絶縁性基板、２……ゲート電極、 ３……ゲート絶縁膜、４……半導体薄膜、 ５……パッシベーション膜、６……ソース電極、 ７……ドレイン電極、８……透光性絶縁膜、 ９……感光性樹脂膜。
タの断面図、第２図(a)〜(f)は、その製造工程を示す
図、第３図は、従来の薄膜電界効果トランジスタの断面
図である。 １……透光性絶縁性基板、２……ゲート電極、 ３……ゲート絶縁膜、４……半導体薄膜、 ５……パッシベーション膜、６……ソース電極、 ７……ドレイン電極、８……透光性絶縁膜、 ９……感光性樹脂膜。
Claims (3)
- 【請求項１】透光性絶縁性基板上にゲート電極が形成さ
れ、前記ゲート電極上にゲート絶縁膜、半導体薄膜、パ
ッシベーション膜が順次堆積され、パッシベーション膜
に選択的に形成されたコンタクトホール部を介して前記
半導体薄膜にソース電極及びドレイン電極が配設されて
なる薄膜電界効果トランジスタにおいて、 前記薄膜電界効果トランジスタ部分の外周に密着して透
光性絶縁膜が前記透光性絶縁性基板上に設けられてお
り、前記パッシベーション膜のコンタクトホール部を介
して前記半導体薄膜に設けられたソース電極及びドレイ
ン電極が前記透光性絶縁膜上に延びていることを特徴と
する薄膜電界効果トランジスタ。 - 【請求項２】透光性絶縁性基板上にゲート電極、ゲート
絶縁膜、半導体薄膜、パッシベーション膜を順次積層し
て形成する工程と、前記パッシベーション膜上に選択的
に感光性樹脂膜を形成する工程と、前記感光性樹脂膜を
マスクとしてマスクの下部以外の前記パッシベーション
膜、半導体薄膜、ゲート絶縁膜、ゲート電極を順次エッ
チング除去する工程と、前記感光性樹脂膜を付けたまま
所望の厚さの透光性絶縁膜を全面に被着形成する工程
と、前記感光性樹脂膜を溶解し、リフトオフ法によりそ
の上の透光性絶縁膜を除去する工程と、前記パッシベー
ション膜に選択的に形成したコンタクトホール部を介し
て前記半導体薄膜にソース電極及びドレイン電極を形成
する工程とからなることを特徴とする薄膜電界効果トラ
ンジスタの製造方法。 - 【請求項３】ゲート絶縁膜、半導体薄膜、パッシベーシ
ョン膜の形成が、真空を破ることなく連続して行なわれ
ることを特徴とする特許請求の範囲第(2)項記載の薄膜
電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60025270A JPH0638429B2 (ja) | 1985-02-14 | 1985-02-14 | 薄膜電界効果トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60025270A JPH0638429B2 (ja) | 1985-02-14 | 1985-02-14 | 薄膜電界効果トランジスタとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61187272A JPS61187272A (ja) | 1986-08-20 |
| JPH0638429B2 true JPH0638429B2 (ja) | 1994-05-18 |
Family
ID=12161333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60025270A Expired - Fee Related JPH0638429B2 (ja) | 1985-02-14 | 1985-02-14 | 薄膜電界効果トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638429B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63137479A (ja) * | 1986-11-29 | 1988-06-09 | Sharp Corp | 薄膜トランジスタ |
| US5327001A (en) * | 1987-09-09 | 1994-07-05 | Casio Computer Co., Ltd. | Thin film transistor array having single light shield layer over transistors and gate and drain lines |
| US5229644A (en) * | 1987-09-09 | 1993-07-20 | Casio Computer Co., Ltd. | Thin film transistor having a transparent electrode and substrate |
| US5032883A (en) * | 1987-09-09 | 1991-07-16 | Casio Computer Co., Ltd. | Thin film transistor and method of manufacturing the same |
| JPS6490560A (en) * | 1987-10-01 | 1989-04-07 | Casio Computer Co Ltd | Thin-film transistor |
| US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
| JPH01219825A (ja) * | 1988-02-29 | 1989-09-01 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタ |
| JPH1010583A (ja) * | 1996-04-22 | 1998-01-16 | Sharp Corp | アクティブマトリクス基板の製造方法、およびそのアクティブマトリクス基板 |
| WO2013072966A1 (ja) * | 2011-11-17 | 2013-05-23 | パナソニック株式会社 | 薄膜半導体装置及びその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58113974A (ja) * | 1981-12-26 | 1983-07-07 | 富士通株式会社 | 液晶表示装置 |
| JPS5950564A (ja) * | 1982-09-16 | 1984-03-23 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
-
1985
- 1985-02-14 JP JP60025270A patent/JPH0638429B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61187272A (ja) | 1986-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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