JPH03149525A - アモルファスシリコン薄膜トランジスタ用の絶縁構造 - Google Patents
アモルファスシリコン薄膜トランジスタ用の絶縁構造Info
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- JPH03149525A JPH03149525A JP2246400A JP24640090A JPH03149525A JP H03149525 A JPH03149525 A JP H03149525A JP 2246400 A JP2246400 A JP 2246400A JP 24640090 A JP24640090 A JP 24640090A JP H03149525 A JPH03149525 A JP H03149525A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
本発明は、薄膜電界効果トランジスタに関し、更に詳し
くは、マトリックスアドレス式液晶ディスプレイ（ＬＣ
Ｄ）等に使用されるようなアモルファスシリコン（ａ
Ｓｉ）薄膜電界効果トランジスタ（ＦＥＴ）用のゲー
ト絶縁体構造の改良に関する。
くは、マトリックスアドレス式液晶ディスプレイ（ＬＣ
Ｄ）等に使用されるようなアモルファスシリコン（ａ
Ｓｉ）薄膜電界効果トランジスタ（ＦＥＴ）用のゲー
ト絶縁体構造の改良に関する。
薄１１！ｉＦＥＴは種々の用途を有しており、例えば、
薄膜ＦＥＴの１つの用途はＬＣＤ装置である。ＬＣＤ装
置は典型的には外側縁部においてシールされ、液晶材料
を収容する一対のフラットパネルを有している。酸化イ
ンジウムスズ等のような透明電極材料が所定のパターン
でパネルの内側表面上に通常配設されている。一方のパ
ネルはしばしば単一の透明な「アース面」または「バッ
クブレーン」によって完全に覆われ、他方のパネルはこ
こにおいて「画素」電極と称される透明電極のアレイを
構成している。画素電極は通常同じ数の列および行に構
成され、Ｘ−Ｙマトリックス構造に形成されている。そ
して、ＬＣＤ装置の典型的な各セルは画素電極とアース
電極との間に配設された液晶材料を有し、隣り合う前側
パネルおよび後例パネルのｍ１に配設されたキャパシタ
構造を事実上形成している。
薄膜ＦＥＴの１つの用途はＬＣＤ装置である。ＬＣＤ装
置は典型的には外側縁部においてシールされ、液晶材料
を収容する一対のフラットパネルを有している。酸化イ
ンジウムスズ等のような透明電極材料が所定のパターン
でパネルの内側表面上に通常配設されている。一方のパ
ネルはしばしば単一の透明な「アース面」または「バッ
クブレーン」によって完全に覆われ、他方のパネルはこ
こにおいて「画素」電極と称される透明電極のアレイを
構成している。画素電極は通常同じ数の列および行に構
成され、Ｘ−Ｙマトリックス構造に形成されている。そ
して、ＬＣＤ装置の典型的な各セルは画素電極とアース
電極との間に配設された液晶材料を有し、隣り合う前側
パネルおよび後例パネルのｍ１に配設されたキャパシタ
構造を事実上形成している。
ＬＣＤ装置が反射光によって動作するものである場合
、２つのパネルのうちの一方とその上に配設された電極
のみが光を透過する必要があり、他方のパネルとその上
に配設された電極は光を反射する材料で形成される。Ｌ
ＣＤ装置がバックライトを透過するように動作するもの
である場合には、両方のパネルおよびその上に配設され
た電極は光を透過しなければならない。
、２つのパネルのうちの一方とその上に配設された電極
のみが光を透過する必要があり、他方のパネルとその上
に配設された電極は光を反射する材料で形成される。Ｌ
ＣＤ装置がバックライトを透過するように動作するもの
である場合には、両方のパネルおよびその上に配設され
た電極は光を透過しなければならない。
動作においては、液晶材料の配向は液晶材料の両側上に
配設されたアース面電極と画素電極との間に印加された
電圧によって左右され、該電圧に応答して電界が形成さ
れる。典型的には、画素電極に印加される電圧によって
液晶材料の光学的特性が変化する。この光学的変化は液
晶ディスプレイ装置のスクリーン上に情報の表示を行う
。
配設されたアース面電極と画素電極との間に印加された
電圧によって左右され、該電圧に応答して電界が形成さ
れる。典型的には、画素電極に印加される電圧によって
液晶材料の光学的特性が変化する。この光学的変化は液
晶ディスプレイ装置のスクリーン上に情報の表示を行う
。
ＬＣＤ装置の個々の画素をオン／オフするために多くの
電気的機構が使用されているが、薄膜電界効果トランジ
スタ（ＴＦＴ）、特にアモルファスシリコン（ａ Ｓ
＝）層を使用したＦＥＴは、それらの大きさが小さく、
消費電力が低く、スイッチング速度が高く、製造しやす
く、従来のＬＣＤ構造と両立し得るので用いるのが好ま
しい。
電気的機構が使用されているが、薄膜電界効果トランジ
スタ（ＴＦＴ）、特にアモルファスシリコン（ａ Ｓ
＝）層を使用したＦＥＴは、それらの大きさが小さく、
消費電力が低く、スイッチング速度が高く、製造しやす
く、従来のＬＣＤ構造と両立し得るので用いるのが好ま
しい。
個々の画素のＦＥＴとの電気的通信は、典型的には各々
が画素の各行（または列）に対応する複数のＸアドレス
線すなわち走査線と、各々が画素の各列（または行）に
対応する複数のＹアドレス線すなわちデータ線とを使用
した一致アドレス技術を使用して達成される。走査線は
通常画素ＦＥＴのゲート電極に接続され、データ線は通
常ソース電極に接続される。各ＦＥＴのドレイン電極は
関連する画素電極に接続される。個々の画素をアドレス
するには走査線の１つに充分な大きさの電圧を印加して
、その走査線に対応する行のＦＥＴを導通状態に「スイ
ッチオン」する。データ線に対応する列のＦＥＴが「オ
ン」状態にある間にそのデータ線にデータ電圧が印加さ
れると、画素のキャパシタは充電されて、データ電圧を
蓄積する。
が画素の各行（または列）に対応する複数のＸアドレス
線すなわち走査線と、各々が画素の各列（または行）に
対応する複数のＹアドレス線すなわちデータ線とを使用
した一致アドレス技術を使用して達成される。走査線は
通常画素ＦＥＴのゲート電極に接続され、データ線は通
常ソース電極に接続される。各ＦＥＴのドレイン電極は
関連する画素電極に接続される。個々の画素をアドレス
するには走査線の１つに充分な大きさの電圧を印加して
、その走査線に対応する行のＦＥＴを導通状態に「スイ
ッチオン」する。データ線に対応する列のＦＥＴが「オ
ン」状態にある間にそのデータ線にデータ電圧が印加さ
れると、画素のキャパシタは充電されて、データ電圧を
蓄積する。
これは、走査線の電圧がＦＥＴをオフにするのに充分な
レベルまで低下した後においてもその状態に留まってい
る。ディスプレイの各画素はこのように個々にアドレス
される。画素電極に印加されるデータ電圧の大きさによ
って、液晶材料の光学的特性が変化する。データ電圧の
大きさによって画素を光が透過しなかったり（オフ）、
画素を最大の光が透過したり（オン）、または中間のダ
レイスケールレベルの光透過が行われたりする。
レベルまで低下した後においてもその状態に留まってい
る。ディスプレイの各画素はこのように個々にアドレス
される。画素電極に印加されるデータ電圧の大きさによ
って、液晶材料の光学的特性が変化する。データ電圧の
大きさによって画素を光が透過しなかったり（オフ）、
画素を最大の光が透過したり（オン）、または中間のダ
レイスケールレベルの光透過が行われたりする。
ＬＣＤ装置に使用されるａ−Ｓｉ ＴＦＴは、典型的
にはＬＣＤのＦＥＴをアドレスするための走査線と同時
に各ＴＦＴのゲートを形成するように第１の金属層を堆
積しパターン形成することによって倒立スタガ一構造に
形成される。窒化シリコン（ＳＩＮ）、酸化シリコン（
Ｓｉ Ｏ）等のようなゲート絶縁材料からなる層がゲー
ト金属層の上に堆積され、ａ Ｓｉの第１の層がゲー
ト絶縁／誘電体層上に堆積され、ドープ処理されたａ
Ｓ＝の第２の層が第１のＭ Ｓ＝層上に堆積される
。ドープ処理されたａ Ｓ＝層はＦＥＴのソース領域
およびドレイン領域を形成するようにパターン形成され
る。ＦＥＴの構造および電気的特性を改良するように２
層ゲート絶縁体構造を有する電界効果トランジスタの１
つの特に有益な形態が、１９８９年１月２６日出願の米
国特許出願第３０３．０９１号に記載されている。
にはＬＣＤのＦＥＴをアドレスするための走査線と同時
に各ＴＦＴのゲートを形成するように第１の金属層を堆
積しパターン形成することによって倒立スタガ一構造に
形成される。窒化シリコン（ＳＩＮ）、酸化シリコン（
Ｓｉ Ｏ）等のようなゲート絶縁材料からなる層がゲー
ト金属層の上に堆積され、ａ Ｓｉの第１の層がゲー
ト絶縁／誘電体層上に堆積され、ドープ処理されたａ
Ｓ＝の第２の層が第１のＭ Ｓ＝層上に堆積される
。ドープ処理されたａ Ｓ＝層はＦＥＴのソース領域
およびドレイン領域を形成するようにパターン形成され
る。ＦＥＴの構造および電気的特性を改良するように２
層ゲート絶縁体構造を有する電界効果トランジスタの１
つの特に有益な形態が、１９８９年１月２６日出願の米
国特許出願第３０３．０９１号に記載されている。
ＴＦＴにおいては、ゲート絶縁／誘電体層は、（ｌ）Ｆ
ＥＴの動作時に電荷キャリアの良好な移動度およびしき
い値電圧の安定性のような良好な電気的特性性能を提供
し、（２）高い降伏電圧および素子製造中における低い
エッチング速度のような構造的完全性（Ｉｎｔｅｇｒｌ
ｔｙ ）を有するという２つの機能を達成しなければな
らない。これらの所望の特性の全てを有する単一の材料
はまだ発見されていない。従って、典型的には電気的性
能と構造的完全性のかね合いが必要である。
ＥＴの動作時に電荷キャリアの良好な移動度およびしき
い値電圧の安定性のような良好な電気的特性性能を提供
し、（２）高い降伏電圧および素子製造中における低い
エッチング速度のような構造的完全性（Ｉｎｔｅｇｒｌ
ｔｙ ）を有するという２つの機能を達成しなければな
らない。これらの所望の特性の全てを有する単一の材料
はまだ発見されていない。従って、典型的には電気的性
能と構造的完全性のかね合いが必要である。
ＦＥＴの導電チャンネルにおける電荷の移動度はＦＥＴ
のスイッチング速度を決定する。従って、高速スイッチ
ングが要望されている用途には高い移動度を有するＦＥ
Ｔが必要である。また、素子が高い信頼性をもって動作
すべきである場合には、しきい値電圧の安定性を維持し
なければならない。
のスイッチング速度を決定する。従って、高速スイッチ
ングが要望されている用途には高い移動度を有するＦＥ
Ｔが必要である。また、素子が高い信頼性をもって動作
すべきである場合には、しきい値電圧の安定性を維持し
なければならない。
ＦＥＴの導電チャンネルは、ＦＥＴの動作時に、ゲート
絶縁／誘電体層と半導体材料層との間の界面領域に形成
される。この界面領域は典型的には数百オングストロー
ムの厚さであり、ＦＥＴの電気的性能特性を決定するの
がこの領域の構成である。プラズマ強化化学蒸着法（Ｐ
ＥＣＶＤ）によって堆積され、かつ（Ｓｉ３Ｎａの化学
量論的化合物に対して）窒素を豊富に含んでいる窒化シ
リコンの絶縁／誘電体層を有するａ Ｓ＝ ＦＥＴ
は、満足な電子移動度およびしきい値電圧安定性を有す
る素子を構成する。しかしながら、窒素を豊富に含んで
いる窒化シリコン層は典型的には構造上完全性が貧弱で
あり、これは全ての用途に重要であるとともに、ＬＣＤ
装置等のような複雑な構造物の製造に特に重要である。
絶縁／誘電体層と半導体材料層との間の界面領域に形成
される。この界面領域は典型的には数百オングストロー
ムの厚さであり、ＦＥＴの電気的性能特性を決定するの
がこの領域の構成である。プラズマ強化化学蒸着法（Ｐ
ＥＣＶＤ）によって堆積され、かつ（Ｓｉ３Ｎａの化学
量論的化合物に対して）窒素を豊富に含んでいる窒化シ
リコンの絶縁／誘電体層を有するａ Ｓ＝ ＦＥＴ
は、満足な電子移動度およびしきい値電圧安定性を有す
る素子を構成する。しかしながら、窒素を豊富に含んで
いる窒化シリコン層は典型的には構造上完全性が貧弱で
あり、これは全ての用途に重要であるとともに、ＬＣＤ
装置等のような複雑な構造物の製造に特に重要である。
貧弱な構造的完全性（窒素が多い）を有する窒化物層は
、降伏電圧を低くし、ａ Ｓｉ層とその下側の導電層
との間を短絡する￥ピンホール等のような構造的欠陥を
形成しやすい。更に、窒素の多い窒化物層は上側に設け
られたａ Ｓｉ層と比較して、緩衝剤で処理されたフ
ッ化水素酸（ＢＨＦ）や四フッ化炭素（ｃＦａ ）およ
び酸素の混合ガスのようなエッチング剤によるエッチン
グ速度が高い。この高いエッチング速度は、ａ Ｓ＝
およびＳｉｌＮ層がときどき同じマスキングステップで
エッチングされるので望ましくない−ＳｉＮ層がａ
Ｓｉよりも速くエッチングされる場合には、ＳｉＮ層は
ａ−Ｓ−層の下側でアンダーカットされる。このアンダ
ーカットはソースおよびドレイン金属層およびパブシペ
−シヨン層のような次の材料層の堆積時にステップカバ
リッジ（ｓｔ６ｐ ｃｏｖｅｒａｇｅ ）問題を生ずる
。また、シリコンに対して速いＳ＝Ｎエッチング速度は
設計の制約および製造処理がシリコンのみをエッチング
することを必要とし、エッチングを下側の窒化物層の所
で停止することを必要とする場合には望ましくない。
、降伏電圧を低くし、ａ Ｓｉ層とその下側の導電層
との間を短絡する￥ピンホール等のような構造的欠陥を
形成しやすい。更に、窒素の多い窒化物層は上側に設け
られたａ Ｓｉ層と比較して、緩衝剤で処理されたフ
ッ化水素酸（ＢＨＦ）や四フッ化炭素（ｃＦａ ）およ
び酸素の混合ガスのようなエッチング剤によるエッチン
グ速度が高い。この高いエッチング速度は、ａ Ｓ＝
およびＳｉｌＮ層がときどき同じマスキングステップで
エッチングされるので望ましくない−ＳｉＮ層がａ
Ｓｉよりも速くエッチングされる場合には、ＳｉＮ層は
ａ−Ｓ−層の下側でアンダーカットされる。このアンダ
ーカットはソースおよびドレイン金属層およびパブシペ
−シヨン層のような次の材料層の堆積時にステップカバ
リッジ（ｓｔ６ｐ ｃｏｖｅｒａｇｅ ）問題を生ずる
。また、シリコンに対して速いＳ＝Ｎエッチング速度は
設計の制約および製造処理がシリコンのみをエッチング
することを必要とし、エッチングを下側の窒化物層の所
で停止することを必要とする場合には望ましくない。
従って、本発明の主目的は、上述した不利益を受けない
新規なゲート絶縁体構造を有する薄膜トランジスタを提
供することにある。
新規なゲート絶縁体構造を有する薄膜トランジスタを提
供することにある。
本発明の他の目的は、最適な電気的特性および構造的特
性を有する新規なゲート絶縁体構造を有する薄膜トラン
ジスタを提供することにある。
性を有する新規なゲート絶縁体構造を有する薄膜トラン
ジスタを提供することにある。
本発明の別の目的は、処理が両立し得るエッチング特性
および高い絶縁耐力を有する新規なゲート絶縁体構造を
有する薄膜トランジスタを提供することにある。
および高い絶縁耐力を有する新規なゲート絶縁体構造を
有する薄膜トランジスタを提供することにある。
本発明の更に他の目的は、高い電荷移動度およびしきい
値電圧安定性を有する薄膜トランジスタを提供すること
にある。
値電圧安定性を有する薄膜トランジスタを提供すること
にある。
本発明の上記および他の目的、ならびにその特徴および
利点は、添付図面を参照した以下の説明から明らかにな
るであろう。添付図面においては、同じ符号は同じ構成
要素を示している。
利点は、添付図面を参照した以下の説明から明らかにな
るであろう。添付図面においては、同じ符号は同じ構成
要素を示している。
発明の要約
本発明によれば、薄膜電界効果トランジスタ（Ｔ Ｐ
Ｔ）は、絶縁材料（ガラス等）からなる基板上に堆積さ
れ、ゲート電極を形成するようにパターン形成されたゲ
ート金属層を有している。約１０００−３０００オング
ストロームの厚さを有するｍｌの窒化シリコン層（Ｓｉ
Ｎ）が前記ゲート金属層上に堆積されている。前記第１
のＳｔＮ層は最小のエッチング速度および大きな絶縁耐
力を有するように選択されたシリコン対窒素（Ｓｉ：Ｎ
）濃度比を有する。第１のＳｉＮ層は好ましくはプラズ
マ強化化学蒸着法−（ＰＥＣＶＤ）によって堆積され、
好ましくは約１．８７より高い屈折率を有するようなシ
リコン密度を有している。約２００オングストローム以
下の厚さを有する第２のＳ＝Ｎ層が第１のＳｉＮ層上に
°（ｌ−ＥＣＶＤによって） 堆積されている。第２の
ＳｉＮ層は最適なＴＦＴ性能、すなわち安定性、電荷移
動度、しきい値電圧安定性等を有するように選択された
Ｓｉ ： Ｎ濃度比を有し、好ましくは約１．８７の屈
折率を有するようなシリコン密度を有しており、従つて
第１のＳｉＮ層よりも低いＳｉ ： Ｎ濃度比を有し、
より低い密度であり、より柔らかい。第１および第２の
ＳｉＮ層のＳ＝−：Ｎ濃度比は主に堆積の間に使用され
るアンモニア対シランの気相比によって制御される。ま
た、濃度比は堆積圧力、プラズマ出力および基板温度の
関数である。第１のアモルファスシリコン（ａ Ｓｉ
）層が第２のＳｉＮ層上に堆積され、次いで第２のａ−
Ｓ＝層が第１のａ−Ｓ＝層上に堆積され、好ましくはＮ
十型導電性を有するようにドープ処理されている。少な
くとも第１および第２のａ −Ｓｉ層ならびに可能な場
合には１ｆ！２の柔らかいＳ＝Ｎ層はアイランド構造を
形成するようにパターン形成される。第１の硬いＳｉＮ
層は好ましくは「エッチング停止」層として作用し、ａ
Ｓｉ層の下側におけるアンダーカットを防止する。この
アンダーカットは次の材料層がアイランド構造の上に堆
積されるときにステップカバリッジ問題を発生するもの
である。ソース／ドレイン金属層がアイランド構造の上
に第２のドープ処理されたａ Ｓｉ層と電気的接触す
るように堆積される。ソース／ドレイン金属層はパター
ン形成されて別々のソースおよびドレイン電極を形成す
るとともに、下側のゲート電極と整合した開口部を形成
する。パターン形成されたソース／ドレイン金属層はマ
スクを構成する。このマスクを用いて、ドープ処理され
たａ Ｓｉ層がパターン形成されて、別々のソースお
よびドレイン領域が形成され、これらの各領域は部分的
にゲート電極の上に位置する。動作においては、適切な
極性および大きさの電圧がゲート電極に印加されると、
第１のａ Ｓｉ層を通してソースおよびドレイン領域
の間に導電性チャンネルが作られる。
Ｔ）は、絶縁材料（ガラス等）からなる基板上に堆積さ
れ、ゲート電極を形成するようにパターン形成されたゲ
ート金属層を有している。約１０００−３０００オング
ストロームの厚さを有するｍｌの窒化シリコン層（Ｓｉ
Ｎ）が前記ゲート金属層上に堆積されている。前記第１
のＳｔＮ層は最小のエッチング速度および大きな絶縁耐
力を有するように選択されたシリコン対窒素（Ｓｉ：Ｎ
）濃度比を有する。第１のＳｉＮ層は好ましくはプラズ
マ強化化学蒸着法−（ＰＥＣＶＤ）によって堆積され、
好ましくは約１．８７より高い屈折率を有するようなシ
リコン密度を有している。約２００オングストローム以
下の厚さを有する第２のＳ＝Ｎ層が第１のＳｉＮ層上に
°（ｌ−ＥＣＶＤによって） 堆積されている。第２の
ＳｉＮ層は最適なＴＦＴ性能、すなわち安定性、電荷移
動度、しきい値電圧安定性等を有するように選択された
Ｓｉ ： Ｎ濃度比を有し、好ましくは約１．８７の屈
折率を有するようなシリコン密度を有しており、従つて
第１のＳｉＮ層よりも低いＳｉ ： Ｎ濃度比を有し、
より低い密度であり、より柔らかい。第１および第２の
ＳｉＮ層のＳ＝−：Ｎ濃度比は主に堆積の間に使用され
るアンモニア対シランの気相比によって制御される。ま
た、濃度比は堆積圧力、プラズマ出力および基板温度の
関数である。第１のアモルファスシリコン（ａ Ｓｉ
）層が第２のＳｉＮ層上に堆積され、次いで第２のａ−
Ｓ＝層が第１のａ−Ｓ＝層上に堆積され、好ましくはＮ
十型導電性を有するようにドープ処理されている。少な
くとも第１および第２のａ −Ｓｉ層ならびに可能な場
合には１ｆ！２の柔らかいＳ＝Ｎ層はアイランド構造を
形成するようにパターン形成される。第１の硬いＳｉＮ
層は好ましくは「エッチング停止」層として作用し、ａ
Ｓｉ層の下側におけるアンダーカットを防止する。この
アンダーカットは次の材料層がアイランド構造の上に堆
積されるときにステップカバリッジ問題を発生するもの
である。ソース／ドレイン金属層がアイランド構造の上
に第２のドープ処理されたａ Ｓｉ層と電気的接触す
るように堆積される。ソース／ドレイン金属層はパター
ン形成されて別々のソースおよびドレイン電極を形成す
るとともに、下側のゲート電極と整合した開口部を形成
する。パターン形成されたソース／ドレイン金属層はマ
スクを構成する。このマスクを用いて、ドープ処理され
たａ Ｓｉ層がパターン形成されて、別々のソースお
よびドレイン領域が形成され、これらの各領域は部分的
にゲート電極の上に位置する。動作においては、適切な
極性および大きさの電圧がゲート電極に印加されると、
第１のａ Ｓｉ層を通してソースおよびドレイン領域
の間に導電性チャンネルが作られる。
本発明によれば、液晶ディスプレイ（ＬＣＤ）装置は複
数の画素セルを有し、その各々はＴＦＴ構造を有する。
数の画素セルを有し、その各々はＴＦＴ構造を有する。
このＴＦＴ構造はゲート金属層上に設けられた第１のＳ
ｉＮ層、その上の第２のＳｉＮ層、さらにその上のａ−
Ｓ＝層を有する。第２のＳｉＮ層はトランジスタ性能を
最適化するように選択されたシリコン密度を有し、第１
のＳｉＮ層よりも薄い厚さを有している。第１のＳｉＮ
ＪＷはＢＨＦ。
ｉＮ層、その上の第２のＳｉＮ層、さらにその上のａ−
Ｓ＝層を有する。第２のＳｉＮ層はトランジスタ性能を
最適化するように選択されたシリコン密度を有し、第１
のＳｉＮ層よりも薄い厚さを有している。第１のＳｉＮ
ＪＷはＢＨＦ。
ＣＦ４プラズマ等のようなエッチング剤を使用したとき
、最小エッチング速度および大きな絶縁耐力を有するよ
うに選択されたシリコン密度を有している。酸化インジ
ウムスズのような光透過材料から成る画素電極が第１の
ＳｉＮ層上に堆積されてパターン形成され、ソース／ド
レイン金属層が堆積されてパターン形成され、画素電極
の一部と電気的に接触するソース電極およびドレイン電
極を形成する。ＳｉＮ、酸化シリコン等のような光透過
性パブシペ−シヨン材料から成る層が画素セル上に堆積
される。
、最小エッチング速度および大きな絶縁耐力を有するよ
うに選択されたシリコン密度を有している。酸化インジ
ウムスズのような光透過材料から成る画素電極が第１の
ＳｉＮ層上に堆積されてパターン形成され、ソース／ド
レイン金属層が堆積されてパターン形成され、画素電極
の一部と電気的に接触するソース電極およびドレイン電
極を形成する。ＳｉＮ、酸化シリコン等のような光透過
性パブシペ−シヨン材料から成る層が画素セル上に堆積
される。
好適実施例の説明
他の構成要素に対する電圧の供給を制御するための電子
スイッチング手段として薄膜電界効果トランジスタ（Ｆ
ＥＴ）を使用することは本技術分野で知られていること
である。１つの特定の用途は、液晶ディスプレイ（ＬＣ
Ｄ）の個々の画像セル（画素）をオン・オフ制御するこ
とである。第１図は多数の画素１２の配列から形成され
るＬＣＤ装置１０の一部を示す平面図である。画素１２
は通常同じ数の列および行に配列されて、ｘ−Ｙマトリ
ックス形式の構造を形成する。ＦＥＴ１４は典型的には
画素の光透過（または反射）特性の動作を制御するため
に各画素１２に形成されている。電気信号が視覚信号に
変換するために通常ゲート線または走査線と称される複
数のＸアドレス１１１６および通常ソース線またはデー
タ線と称される複数のＹアドレス線１８を介してＦＥＴ
１４および画素１２に供給される。典型的には、各行の
画素には体の走査線１６があり、各列の画素には体９デ
ータ線１８がある。走査線１６は通常ディスプレイを横
切って一方の方向に伸びており、データ線１８は典型的
には走査線に対してほぼ直角な方向に伸びている。しか
しながら、走査線およびデータ線は画素がスタガー（食
い違い）式に配列されている場合にはジグザク状に曲が
っている。走査線１６およびデータ線１８はクロスオー
バ部として知られている位置２０の所で互いを横切り、
絶縁層においてクロスオーバ部２０において互いから隔
てられている。
スイッチング手段として薄膜電界効果トランジスタ（Ｆ
ＥＴ）を使用することは本技術分野で知られていること
である。１つの特定の用途は、液晶ディスプレイ（ＬＣ
Ｄ）の個々の画像セル（画素）をオン・オフ制御するこ
とである。第１図は多数の画素１２の配列から形成され
るＬＣＤ装置１０の一部を示す平面図である。画素１２
は通常同じ数の列および行に配列されて、ｘ−Ｙマトリ
ックス形式の構造を形成する。ＦＥＴ１４は典型的には
画素の光透過（または反射）特性の動作を制御するため
に各画素１２に形成されている。電気信号が視覚信号に
変換するために通常ゲート線または走査線と称される複
数のＸアドレス１１１６および通常ソース線またはデー
タ線と称される複数のＹアドレス線１８を介してＦＥＴ
１４および画素１２に供給される。典型的には、各行の
画素には体の走査線１６があり、各列の画素には体９デ
ータ線１８がある。走査線１６は通常ディスプレイを横
切って一方の方向に伸びており、データ線１８は典型的
には走査線に対してほぼ直角な方向に伸びている。しか
しながら、走査線およびデータ線は画素がスタガー（食
い違い）式に配列されている場合にはジグザク状に曲が
っている。走査線１６およびデータ線１８はクロスオー
バ部として知られている位置２０の所で互いを横切り、
絶縁層においてクロスオーバ部２０において互いから隔
てられている。
また、第２図を参照すると、第１図の単一の液晶セル２
２を詳細に平面図で示しているが、各ＦＥＴ１４のゲー
ト電極２４およびソース電極２６はそれぞれ走査線１６
およびデータ線１８−に接続され、走査線およびデータ
線から電気信号を光学−信号に変換するための画素１２
に供給する。各ＦＥＴ１４のドレイン電極２８は酸化イ
ンジウムスズ（ＩＴＯ）等のような光透過材料から形成
された画素電極３Ｇに接続されている。
２を詳細に平面図で示しているが、各ＦＥＴ１４のゲー
ト電極２４およびソース電極２６はそれぞれ走査線１６
およびデータ線１８−に接続され、走査線およびデータ
線から電気信号を光学−信号に変換するための画素１２
に供給する。各ＦＥＴ１４のドレイン電極２８は酸化イ
ンジウムスズ（ＩＴＯ）等のような光透過材料から形成
された画素電極３Ｇに接続されている。
従来のＦＦ、Ｔ１４および画素１２の一部の断面図が第
３図に示されている。第３図に示す画素セル部分は本発
明によって実施される構造または処理に対応していない
が、差異を明らかにするために考察することは有益なこ
とである。二酸化シリコン等のような光透過絶縁材から
成るＷ１３２がガラス基板３４上に形成されている。Ｆ
ＥＴのゲート電極２４および画素電極３０が周知の写真
平板技術によって絶縁層３２上に形成されている。窒化
シリコン（ＳｉｘＮｖ）の層がゲート２４上に堆積され
、水素化アモルファスシリコン（ａｓｈ：Ｈ）の層３８
が窒化シリコン層３６上に堆積されている。それから、
層３６および３８は第３図に示すように周知の写真平板
技術によってパターン形成される。ＳｉＮ層３６が良好
な電気的特性、すなわち良好な移動度およびしきい値電
圧安定性を有するように選択された低いＳｉ対Ｎ濃度比
を有する場合、このＳｉＮ層３６は次の材料層が堆積さ
れるときにステップカバリッジ間通を生じるおそれのあ
るアンダーカットがエッチングにより生じ得る。更に、
低いＳ＝ ： Ｎ濃度比はピンホールのような構造的欠
点を増大する可能性があり、これは短絡を発生したり、
歩留まりを低減する。水素化アモルファスシリコンから
成る高濃度ドープ処理された層４Ｇが層３８の上に形成
されてパターン形成され、ソース領域４０ａおよびドレ
イン領域４ｏｂを形成する。領域４０ａおよび４０ｂは
好ましくはＮ十導電性を有する。窒化シリコン層３６な
らびにシリコン層３８および４０は好ましくは約３００
℃の温度および約０．１−０．５）ル（Ｔｏｒｒ）の範
囲の圧力の下でのプラズマ増強化学蒸ａ（ＰＥＣＶＤ）
によって堆積される。この処理法は従来のＣＶＤよりも
非常に低い基板温度で高い品質のフィルムを堆積するこ
とを可能にする。
３図に示されている。第３図に示す画素セル部分は本発
明によって実施される構造または処理に対応していない
が、差異を明らかにするために考察することは有益なこ
とである。二酸化シリコン等のような光透過絶縁材から
成るＷ１３２がガラス基板３４上に形成されている。Ｆ
ＥＴのゲート電極２４および画素電極３０が周知の写真
平板技術によって絶縁層３２上に形成されている。窒化
シリコン（ＳｉｘＮｖ）の層がゲート２４上に堆積され
、水素化アモルファスシリコン（ａｓｈ：Ｈ）の層３８
が窒化シリコン層３６上に堆積されている。それから、
層３６および３８は第３図に示すように周知の写真平板
技術によってパターン形成される。ＳｉＮ層３６が良好
な電気的特性、すなわち良好な移動度およびしきい値電
圧安定性を有するように選択された低いＳｉ対Ｎ濃度比
を有する場合、このＳｉＮ層３６は次の材料層が堆積さ
れるときにステップカバリッジ間通を生じるおそれのあ
るアンダーカットがエッチングにより生じ得る。更に、
低いＳ＝ ： Ｎ濃度比はピンホールのような構造的欠
点を増大する可能性があり、これは短絡を発生したり、
歩留まりを低減する。水素化アモルファスシリコンから
成る高濃度ドープ処理された層４Ｇが層３８の上に形成
されてパターン形成され、ソース領域４０ａおよびドレ
イン領域４ｏｂを形成する。領域４０ａおよび４０ｂは
好ましくはＮ十導電性を有する。窒化シリコン層３６な
らびにシリコン層３８および４０は好ましくは約３００
℃の温度および約０．１−０．５）ル（Ｔｏｒｒ）の範
囲の圧力の下でのプラズマ増強化学蒸ａ（ＰＥＣＶＤ）
によって堆積される。この処理法は従来のＣＶＤよりも
非常に低い基板温度で高い品質のフィルムを堆積するこ
とを可能にする。
この低い温度による処理は更にガラス基板３４を使用す
ることを可能にしている。
ることを可能にしている。
データ線１８、ソース電極２６およびドレイン電極２８
のための金属層は好ましくは同時に堆積されてパターン
形成される。ソース電極２６はデータ線１８およびソー
ス領域４０ａの両方に接触して形成され、ドレイン電極
２８はドレイン領域４０ｂおよび画素電極３０の両方に
接触して堆積されてパターン形成される。窒化シリコン
等のようなパッシベーション材料から成る層４２が好ま
しくはプラズマ堆積法によってＦＥＴ上に形成される。
のための金属層は好ましくは同時に堆積されてパターン
形成される。ソース電極２６はデータ線１８およびソー
ス領域４０ａの両方に接触して形成され、ドレイン電極
２８はドレイン領域４０ｂおよび画素電極３０の両方に
接触して堆積されてパターン形成される。窒化シリコン
等のようなパッシベーション材料から成る層４２が好ま
しくはプラズマ堆積法によってＦＥＴ上に形成される。
ガラス層４６が液晶ディスプレイ４０の上を覆い、これ
はガラスファイバ、ガラスピーズ等のような機械的スペ
ーサ４７によってＦＥＴ構造から隔てられる。このよう
に、ＦＥＴおよび画素はガラス基板３４とガラス層４６
の間に挟まれている。液晶ディスプレイ装置１０の全て
の画素に共通なアース面電極４８が画素電極３０から一
定の間隔をあけてガラス層４６上に形成される。電極３
０および４８の間の部分５０には液晶材料が充填され、
ガラスＲＡ４６は液晶ディスプレイ装置１０の周囲にお
いてシール（図示せず）によりガラス基板３８に結合さ
れる。第４図のセルの等価回路に示すように、画素電極
３０およびアース電極４８は実効的にＦＥＴ１４および
アース電位点の間に接続された画素キャパシタ５２を構
成する。
はガラスファイバ、ガラスピーズ等のような機械的スペ
ーサ４７によってＦＥＴ構造から隔てられる。このよう
に、ＦＥＴおよび画素はガラス基板３４とガラス層４６
の間に挟まれている。液晶ディスプレイ装置１０の全て
の画素に共通なアース面電極４８が画素電極３０から一
定の間隔をあけてガラス層４６上に形成される。電極３
０および４８の間の部分５０には液晶材料が充填され、
ガラスＲＡ４６は液晶ディスプレイ装置１０の周囲にお
いてシール（図示せず）によりガラス基板３８に結合さ
れる。第４図のセルの等価回路に示すように、画素電極
３０およびアース電極４８は実効的にＦＥＴ１４および
アース電位点の間に接続された画素キャパシタ５２を構
成する。
動作においては、個々の画素１２（第４図）は、適当な
極性および大きさの走査線電圧を走査線１６に供給する
ことによってアドレスされて、ソース領域４０ａおよび
ドレイン領域４０ｂの間にａ−Ｓｉ＝ＩＩ層３８を横切
って導電チャンネル４４（第４図）を作る。走査線電圧
が存在している間にデータ電圧がデータ線１８に供給さ
れると、画素キャパシタ５２はデータ電圧が存在する間
充電される。導電チャンネル４４が消滅して、ＦＥＴ４
４が非導通状態に切替わるレベルまで走査線電圧が低減
した後においても、画素キャパシタ５２は蓄積した電荷
を保持する。この手順は通常周期的に繰り返されて、画
素キャパシタ５２上の電荷を更新する。ＬＣＤ画像はビ
デオ速度で、好ましくは約１０４秒以下毎に更新されて
、ＬＣＤ上の画像を維持し、ディスプレイのちらつきを
防止する。画素１２を透過した光の量は画素電極３０に
供給されたデータ線電圧の大きさおよび画素キャパシタ
５２上の電荷の関数である。
極性および大きさの走査線電圧を走査線１６に供給する
ことによってアドレスされて、ソース領域４０ａおよび
ドレイン領域４０ｂの間にａ−Ｓｉ＝ＩＩ層３８を横切
って導電チャンネル４４（第４図）を作る。走査線電圧
が存在している間にデータ電圧がデータ線１８に供給さ
れると、画素キャパシタ５２はデータ電圧が存在する間
充電される。導電チャンネル４４が消滅して、ＦＥＴ４
４が非導通状態に切替わるレベルまで走査線電圧が低減
した後においても、画素キャパシタ５２は蓄積した電荷
を保持する。この手順は通常周期的に繰り返されて、画
素キャパシタ５２上の電荷を更新する。ＬＣＤ画像はビ
デオ速度で、好ましくは約１０４秒以下毎に更新されて
、ＬＣＤ上の画像を維持し、ディスプレイのちらつきを
防止する。画素１２を透過した光の量は画素電極３０に
供給されたデータ線電圧の大きさおよび画素キャパシタ
５２上の電荷の関数である。
本発明によれば、改良した多重層ゲート絶縁／誘電体構
造を有するＦＥＴを形成するには、まず、好ましくはス
パッタリングによって基板３４′上にゲート金属層２４
′ （第５図）を堆積する。この基板は好ましくはガラ
スパネル３４′ ａの上に酸化シリコン等のような光透
過絶縁材から成る層３４′ｂを堆積したものである。ゲ
ート金属層２４′はパターン形成されエッチングされて
、ゲート電極、走査線および（希望により）冗長なゲー
ト金属部を形成する。冗長なゲート金属部は好ましくは
データ線１８の下側に最終的に位置するように形成され
る。冗長なゲート金属部のパターンは実際に個々の電気
的に分離されたアイランドパターンを構成し、それらの
間のギャップにはゲート線１６（第２図）が通過するこ
とを可能にし、これは電気回路の冗長性を形成し、歩留
まりを増大するために使用される。本発明においては、
ゲート金属はアルミニウム、金、クロミウム、チタニウ
ム等で構成される。チタニウムの場合、ゲート金属層２
４′は四フッ化炭素（ｃＦＪ ）と４（重量）％の酸素
の混合物の中でプラズマエッチングされる。アルミニウ
ムのゲート金属材料はＰＡＷＮ （リン、酢酸、弱い硝
酸溶液）のような溶液を使用してエッチングされる。第
５図はＦＥＴゲート電極に対応するＦＥＴアイランドの
近傍のゲート金属層２４′の一部を示している。
造を有するＦＥＴを形成するには、まず、好ましくはス
パッタリングによって基板３４′上にゲート金属層２４
′ （第５図）を堆積する。この基板は好ましくはガラ
スパネル３４′ ａの上に酸化シリコン等のような光透
過絶縁材から成る層３４′ｂを堆積したものである。ゲ
ート金属層２４′はパターン形成されエッチングされて
、ゲート電極、走査線および（希望により）冗長なゲー
ト金属部を形成する。冗長なゲート金属部は好ましくは
データ線１８の下側に最終的に位置するように形成され
る。冗長なゲート金属部のパターンは実際に個々の電気
的に分離されたアイランドパターンを構成し、それらの
間のギャップにはゲート線１６（第２図）が通過するこ
とを可能にし、これは電気回路の冗長性を形成し、歩留
まりを増大するために使用される。本発明においては、
ゲート金属はアルミニウム、金、クロミウム、チタニウ
ム等で構成される。チタニウムの場合、ゲート金属層２
４′は四フッ化炭素（ｃＦＪ ）と４（重量）％の酸素
の混合物の中でプラズマエッチングされる。アルミニウ
ムのゲート金属材料はＰＡＷＮ （リン、酢酸、弱い硝
酸溶液）のような溶液を使用してエッチングされる。第
５図はＦＥＴゲート電極に対応するＦＥＴアイランドの
近傍のゲート金属層２４′の一部を示している。
約１０００−３０００オングストロームの厚さを有する
ＳｉＮの第１の層５４は好ましくはＰＥＣＶＤ法によっ
てゲート金属層２４′上に堆積される。ｍｌのＳｉＮ層
５４は最小のエッチング速度および高い絶縁耐力が得ら
れるように充分高い（シリコンを豊富に含んだ）シリコ
ン対窒素濃度比を有するようにする。第１の層５４の密
度および固さはシリコン対窒素濃度化の増大とともに増
大し、これは構造的欠点（ピンホール等）が発生する確
率を低減する。約２００オングストローム以下の厚さを
有する第２の薄いＳｉＮ層５６が第１のＳｉＮ層の上に
（好ましくはＰＥＣＶＤ法によって）堆積される。第２
のＳｉＮ層５６は第１のＳ＝Ｎ層よりも典型的に低いシ
リコン対窒素濃度比（Ｓｉ：Ｎ）を有する。第２の層の
Ｓｉ ： Ｎ濃度比は、窒素を豊富に含み、従って第２
の層５６がその後に堆積されるアモルファスシリコン層
と界面を形成した場合に最適なＦＥＴ性能、すなわち安
定性、電荷移へ動度、しきい値電圧安定性等を有する層
を形成するように選択される。第２のＳｉＮ層５６は第
１の層５４よりも窒素が豊富であり、第１の層５４より
も低いＳｉ ： Ｎ濃度比を有しているので、第２のＳ
ｉＮ層５６は低い密度を有し、第１のＳｉＮ層５４より
も柔らかく、この結果構造的欠陥が発生する可能性があ
る。しかしながら、第１のＳｉＮ層５４が所望の構造的
完全性を形成するように最適化されているのでこの可能
性は重要ではない。電気的特性を最適化する第２のＳｉ
Ｎ層５６の選択された密度、すなわちｓＬ：Ｎ濃度は、
この層の屈折率を測定することによって、すなわち真空
中における光の速度に対する材料中における光の速度を
（ｅ３２８オングストロームの波長で）測定することに
よって決定される。約１．８７の屈折率は電気的性能を
最適化するＳｉ ： Ｎ濃度に対応する。第２のＳｉＮ
層５６（約１．８７の屈折率を有している）の最適な電
気的性能を説明するために、しきい値電圧（ＶＴ ）の
シフトが別の異なる屈折率（異なるＳｉ：Ｎ濃度比に対
応する）に対して測定された。
ＳｉＮの第１の層５４は好ましくはＰＥＣＶＤ法によっ
てゲート金属層２４′上に堆積される。ｍｌのＳｉＮ層
５４は最小のエッチング速度および高い絶縁耐力が得ら
れるように充分高い（シリコンを豊富に含んだ）シリコ
ン対窒素濃度比を有するようにする。第１の層５４の密
度および固さはシリコン対窒素濃度化の増大とともに増
大し、これは構造的欠点（ピンホール等）が発生する確
率を低減する。約２００オングストローム以下の厚さを
有する第２の薄いＳｉＮ層５６が第１のＳｉＮ層の上に
（好ましくはＰＥＣＶＤ法によって）堆積される。第２
のＳｉＮ層５６は第１のＳ＝Ｎ層よりも典型的に低いシ
リコン対窒素濃度比（Ｓｉ：Ｎ）を有する。第２の層の
Ｓｉ ： Ｎ濃度比は、窒素を豊富に含み、従って第２
の層５６がその後に堆積されるアモルファスシリコン層
と界面を形成した場合に最適なＦＥＴ性能、すなわち安
定性、電荷移へ動度、しきい値電圧安定性等を有する層
を形成するように選択される。第２のＳｉＮ層５６は第
１の層５４よりも窒素が豊富であり、第１の層５４より
も低いＳｉ ： Ｎ濃度比を有しているので、第２のＳ
ｉＮ層５６は低い密度を有し、第１のＳｉＮ層５４より
も柔らかく、この結果構造的欠陥が発生する可能性があ
る。しかしながら、第１のＳｉＮ層５４が所望の構造的
完全性を形成するように最適化されているのでこの可能
性は重要ではない。電気的特性を最適化する第２のＳｉ
Ｎ層５６の選択された密度、すなわちｓＬ：Ｎ濃度は、
この層の屈折率を測定することによって、すなわち真空
中における光の速度に対する材料中における光の速度を
（ｅ３２８オングストロームの波長で）測定することに
よって決定される。約１．８７の屈折率は電気的性能を
最適化するＳｉ ： Ｎ濃度に対応する。第２のＳｉＮ
層５６（約１．８７の屈折率を有している）の最適な電
気的性能を説明するために、しきい値電圧（ＶＴ ）の
シフトが別の異なる屈折率（異なるＳｉ：Ｎ濃度比に対
応する）に対して測定された。
曲線５８（第９図に示す）が種々の点に当てはめられた
。最も低いｖＴシフトは約１．８６と１゜８８の屈折率
の間にあることがわかる。Ｓｉ ： Ｎ濃度が高くなる
と、それに応じて屈折率およびｖ丁シフトが大きくなる
が、ＢＨＦの湿式エッチングの際またはプラズマバレル
エッチャ内でのＣＦａおよび０２の雰囲気におけるプラ
ズマエッチングの際のエッチング速度がより低くなる。
。最も低いｖＴシフトは約１．８６と１゜８８の屈折率
の間にあることがわかる。Ｓｉ ： Ｎ濃度が高くなる
と、それに応じて屈折率およびｖ丁シフトが大きくなる
が、ＢＨＦの湿式エッチングの際またはプラズマバレル
エッチャ内でのＣＦａおよび０２の雰囲気におけるプラ
ズマエッチングの際のエッチング速度がより低くなる。
更に、より高い屈折率はより高い降伏強度およびより少
ないピンホールに対応する。そして、第１のｓｉＮ層５
４は構造的完全性を最適化するために６３２８オングス
トロームの波長で１．８７よりも高い、好ましくは約１
．９０以上の屈折率を有するようにする。
ないピンホールに対応する。そして、第１のｓｉＮ層５
４は構造的完全性を最適化するために６３２８オングス
トロームの波長で１．８７よりも高い、好ましくは約１
．９０以上の屈折率を有するようにする。
窒化層５４および５−６は好ましくは約２０５℃−３０
０℃の温度で好ましくは約０．５トルの圧力（０，１−
０，５）ルの範囲内の圧力でも満足である）の下でソー
スガスとしてアンモニアおよびシランを使用したＰＥＣ
ＶＤによって堆積されるが、ジシランおよび窒素のよう
な他のガスを使用してもよい。この堆積法では、第１の
ＳｉＮ層５４および第２のＳｉＮ層５６のＳ＝ ： Ｎ
濃度は主に各層の堆積の間に使用されるアンモニア対シ
ラン気相比によって制御される。また、濃度比は堆積の
間に基板が維持される温度、処理圧力およびプラズマ電
力によって影響されるが、これらの３つの後者の変数は
好ましくは各層の堆積の間−定にされ、アンモニア対シ
ランの気相比のみが変えられる。変数の各々の設定は堆
積装置またはシステム毎に異なるが、各層に対する屈折
率をチェックでき、従って堆積装置を、各層に対して所
望のＳｉ：Ｎ濃度比が得られるように校正できる。気相
比は約４および約１０の間で変えて、各層に対して所望
のＳｉ ： Ｎ濃度比を形成する。温度は好ましくは約
３００℃であり、圧力は好ましくは約４および約１０の
間の気相比に対して約０．５トルである。
０℃の温度で好ましくは約０．５トルの圧力（０，１−
０，５）ルの範囲内の圧力でも満足である）の下でソー
スガスとしてアンモニアおよびシランを使用したＰＥＣ
ＶＤによって堆積されるが、ジシランおよび窒素のよう
な他のガスを使用してもよい。この堆積法では、第１の
ＳｉＮ層５４および第２のＳｉＮ層５６のＳ＝ ： Ｎ
濃度は主に各層の堆積の間に使用されるアンモニア対シ
ラン気相比によって制御される。また、濃度比は堆積の
間に基板が維持される温度、処理圧力およびプラズマ電
力によって影響されるが、これらの３つの後者の変数は
好ましくは各層の堆積の間−定にされ、アンモニア対シ
ランの気相比のみが変えられる。変数の各々の設定は堆
積装置またはシステム毎に異なるが、各層に対する屈折
率をチェックでき、従って堆積装置を、各層に対して所
望のＳｉ：Ｎ濃度比が得られるように校正できる。気相
比は約４および約１０の間で変えて、各層に対して所望
のＳｉ ： Ｎ濃度比を形成する。温度は好ましくは約
３００℃であり、圧力は好ましくは約４および約１０の
間の気相比に対して約０．５トルである。
第５図を再び参照すると、半導体材料、好ましくはアモ
ルファスシリコン（ａ Ｓ＝）の層３８′がＰＥＣＶ
ＤによってＳｉＮ層５６上に堆積され、半導体材料、好
ましくはＮ十導電率を有するようにドープ処理されたａ
Ｓしから成る第２の層４０が第１のａ Ｓｉ層３
８′上に堆積される。
ルファスシリコン（ａ Ｓ＝）の層３８′がＰＥＣＶ
ＤによってＳｉＮ層５６上に堆積され、半導体材料、好
ましくはＮ十導電率を有するようにドープ処理されたａ
Ｓしから成る第２の層４０が第１のａ Ｓｉ層３
８′上に堆積される。
半導体層３８′および４０は好ましくはそれぞれ約２０
００および５００オングストロームの厚さを有する。
００および５００オングストロームの厚さを有する。
２つの窒化層および２つのａ Ｓ＝層はＰＥＣＶＤ法
によって堆積されるので、プラズマを使用することによ
って気相反応および表面反応を、従来のＣＶＤ法によっ
て可能であったものよりも低い処理温度で生じさせる。
によって堆積されるので、プラズマを使用することによ
って気相反応および表面反応を、従来のＣＶＤ法によっ
て可能であったものよりも低い処理温度で生じさせる。
低い処理温度は、単結晶シリコン基板に比較して安価で
あり且つ任意の分野で利用できるガラス基板を使用する
ことを可能にする。また、ＰＥＣＶＤ法は実質的に真空
を破壊することなく多重層の堆積を可能とし、酸素、カ
ーボン等のような汚染物の影響を実質的に受けない界面
を層間に形成する。
あり且つ任意の分野で利用できるガラス基板を使用する
ことを可能にする。また、ＰＥＣＶＤ法は実質的に真空
を破壊することなく多重層の堆積を可能とし、酸素、カ
ーボン等のような汚染物の影響を実質的に受けない界面
を層間に形成する。
それから、少なくとも半導体層３８′および４Ｇは好ま
しくはＨＣｆガス内においてパターン形成されプラズマ
エッチングされるが、ｍｃ１ａ、ＳＦ６およびＣＦａ＋
０２のような他のプラズマエッチングを使用してもよい
。また、第２のＳｉＮ層５６もＨＣｆ内でプラズマエッ
チングすることができる。第１のＳ＝Ｎ層５４はその高
い密度および固さのために実質的にエッチングされず、
ウェーハのほぼ全表面上に残っている。ＳｉＮ層５４は
特に第６図に示されているが、これは特にＦＥＴのアイ
ランド形成の初期段階を示しているものである。
しくはＨＣｆガス内においてパターン形成されプラズマ
エッチングされるが、ｍｃ１ａ、ＳＦ６およびＣＦａ＋
０２のような他のプラズマエッチングを使用してもよい
。また、第２のＳｉＮ層５６もＨＣｆ内でプラズマエッ
チングすることができる。第１のＳ＝Ｎ層５４はその高
い密度および固さのために実質的にエッチングされず、
ウェーハのほぼ全表面上に残っている。ＳｉＮ層５４は
特に第６図に示されているが、これは特にＦＥＴのアイ
ランド形成の初期段階を示しているものである。
透明画素電極３０′ （第７図）が、好ましくは酸化イ
ンジウムスズ（ＩＴＯ）を用いて、堆積され、エッチン
グまたは（ＬＣＤ装置が形成している場合には）リフト
オフによってパターン形成される。特に、ゲートのレベ
ルの金属層がＳｉＮ層５４によって酸化インジウムスズ
用エッチング剤から保護されているので、酸化インジウ
ムスズの湿式エッチングがこの製造段階において可能で
ある。
ンジウムスズ（ＩＴＯ）を用いて、堆積され、エッチン
グまたは（ＬＣＤ装置が形成している場合には）リフト
オフによってパターン形成される。特に、ゲートのレベ
ルの金属層がＳｉＮ層５４によって酸化インジウムスズ
用エッチング剤から保護されているので、酸化インジウ
ムスズの湿式エッチングがこの製造段階において可能で
ある。
処理のこの段階において、モリブデン、アルミニウム等
のようなソース／ドレイン金属層が好ましくはスパッタ
リング法によって基板の表面の上に堆積され、エッチン
グされて、ソース／ドレインおよびデータ線１８のパタ
ーンを形成する。ＰＡＷＮ溶液を使用して、モリブデン
またはアルミニウムのソース／ドレイン金属層をエッチ
ングする。この結果の構造が第７図に示されている。ツ
ース／ドレイン金属層は第７図に示すようにＮ＋ドープ
処理されたａ Ｓ＝層４０′と電気的に接触したソー
ス接触電極２６′およびドレイン接触電極２８′を形成
するようにエッチング処理されている。続いて、Ｎ十ド
ープ処理されたａ Ｓ＝４０′の一部が電極２６′お
よび２８′をマスクとして使用してアイランド構造のチ
ャンネル領域から除去され、ソース領域４Ｇａおよびド
レイン領域４０ｂを有するＦＥＴ素子を形成する。本技
術分野に専門知識を有する者は多くのＦＥＴｌｉ造でソ
ースおよびドレインが対称であり、多くの状況において
ソースおよびドレインの接続を逆にすることができるこ
とが認められよう。これは本発明の場合も同じことであ
り、ソースおよびドレインの命名は半導体素子を説明す
るための単なる便宜上のものである。基板は、好ましく
はプラズマ堆積法によって堆積される窒化シリコン等の
ようなパブシペ−シヨン材料から成る層６０で覆われる
。その結果の構造が第８図に示されている。
のようなソース／ドレイン金属層が好ましくはスパッタ
リング法によって基板の表面の上に堆積され、エッチン
グされて、ソース／ドレインおよびデータ線１８のパタ
ーンを形成する。ＰＡＷＮ溶液を使用して、モリブデン
またはアルミニウムのソース／ドレイン金属層をエッチ
ングする。この結果の構造が第７図に示されている。ツ
ース／ドレイン金属層は第７図に示すようにＮ＋ドープ
処理されたａ Ｓ＝層４０′と電気的に接触したソー
ス接触電極２６′およびドレイン接触電極２８′を形成
するようにエッチング処理されている。続いて、Ｎ十ド
ープ処理されたａ Ｓ＝４０′の一部が電極２６′お
よび２８′をマスクとして使用してアイランド構造のチ
ャンネル領域から除去され、ソース領域４Ｇａおよびド
レイン領域４０ｂを有するＦＥＴ素子を形成する。本技
術分野に専門知識を有する者は多くのＦＥＴｌｉ造でソ
ースおよびドレインが対称であり、多くの状況において
ソースおよびドレインの接続を逆にすることができるこ
とが認められよう。これは本発明の場合も同じことであ
り、ソースおよびドレインの命名は半導体素子を説明す
るための単なる便宜上のものである。基板は、好ましく
はプラズマ堆積法によって堆積される窒化シリコン等の
ようなパブシペ−シヨン材料から成る層６０で覆われる
。その結果の構造が第８図に示されている。
この処理により、ｓ＝Ｎ層５４によって互いから絶縁さ
れているので余分な金属または余分な酸化インジウムス
ズによるゲートすなわち走査線と画素電極すなわちデー
タ線との間の短絡が生じないことに注意されたい。
れているので余分な金属または余分な酸化インジウムス
ズによるゲートすなわち走査線と画素電極すなわちデー
タ線との間の短絡が生じないことに注意されたい。
本発明は以上に説明し例示し−た特定の実施例に限定さ
れないもので夷ることは本技術分野に専門知識を有する
者には容易に理解されることであろう。ここに示し説明
したちの以外の別の実施例および改変のみならず多くの
変形、変更および等価な構成は本発明の趣旨または範囲
から逸脱することなく上述した明細書および図面から明
らかであり、または容易に想到されよう。本発明を好適
実施例に関して詳細に説明したが、それらは本発明の単
なる一例であり、本発明の完全な理解のためになされた
ものであることを理解されたい。ここに説明した薄膜ト
ランジスタ構造は一般に他の素子に適応可能であり有益
なものである。この構造をＬＣＤ装置に適用した場合に
ついて説明したが、もちろん他の用途にも用いる。従っ
て、本発明は特許請求の範囲の記載によって限定される
ものである。
れないもので夷ることは本技術分野に専門知識を有する
者には容易に理解されることであろう。ここに示し説明
したちの以外の別の実施例および改変のみならず多くの
変形、変更および等価な構成は本発明の趣旨または範囲
から逸脱することなく上述した明細書および図面から明
らかであり、または容易に想到されよう。本発明を好適
実施例に関して詳細に説明したが、それらは本発明の単
なる一例であり、本発明の完全な理解のためになされた
ものであることを理解されたい。ここに説明した薄膜ト
ランジスタ構造は一般に他の素子に適応可能であり有益
なものである。この構造をＬＣＤ装置に適用した場合に
ついて説明したが、もちろん他の用途にも用いる。従っ
て、本発明は特許請求の範囲の記載によって限定される
ものである。
第１図は薄膜トランジスタ駆動式液晶ディスプレイ装置
の一部を示す平面図である。 第２図は第１図のＬＣＤ装置の一部を詳細に示す平面図
である。 第３図は第２図の線３−３に沿って取られた従来の液晶
セルの一部を示す断面図である。 第４図は液晶セルの等価回路図である。 第５図乃至第８図は本発明による製造方法の種々のステ
ップを示すＬＣＤ画素セルの一部を示す断面図である。 第９図は種々のＳｉ ： Ｎ濃度比において屈折率に対
するしきい値電圧シフトを示すグラフである。 １０・・・ＬＣＤ装置、１２−・・画素、１４・−・Ｆ
ＥＴ。 １６・・・走査線、１８・・・データ線、２４′・・・
ゲート金５ｉ４層、３０・・一画素電極、３４・・・基
板、３８′−ａ Ｓ＝層、４Ｑ・・・ドープ処理され
たａ Ｓ＝層、５２−・・画素キャパシタ、５４・・
・第１のＳｉＮ層、５−６・・・第２のＳ＝Ｎ層。
の一部を示す平面図である。 第２図は第１図のＬＣＤ装置の一部を詳細に示す平面図
である。 第３図は第２図の線３−３に沿って取られた従来の液晶
セルの一部を示す断面図である。 第４図は液晶セルの等価回路図である。 第５図乃至第８図は本発明による製造方法の種々のステ
ップを示すＬＣＤ画素セルの一部を示す断面図である。 第９図は種々のＳｉ ： Ｎ濃度比において屈折率に対
するしきい値電圧シフトを示すグラフである。 １０・・・ＬＣＤ装置、１２−・・画素、１４・−・Ｆ
ＥＴ。 １６・・・走査線、１８・・・データ線、２４′・・・
ゲート金５ｉ４層、３０・・一画素電極、３４・・・基
板、３８′−ａ Ｓ＝層、４Ｑ・・・ドープ処理され
たａ Ｓ＝層、５２−・・画素キャパシタ、５４・・
・第１のＳｉＮ層、５−６・・・第２のＳ＝Ｎ層。
Claims (1)
- 【特許請求の範囲】 １、基板と、 該基板上に設けられたゲート電極と、 前記基板上に前記ゲート電極を覆って設けられ、半導体
素子に対する構造的特性を最適化するように選択された
第１のシリコン対窒素（Ｓｉ：Ｎ）濃度比を有する第１
の窒化シリコン層と、 該第１の窒化シリコン層上に設けられ、半導体素子に対
する電気的特性を最適化するように選択された第２のシ
リコン対窒素（Ｓｉ：Ｎ）濃度比を有する第２の窒化シ
リコン層と、 該第２の窒化シリコン層上に設けられた第１のアモルフ
ァスシリコン層と、 前記第１のシリコン層上に設けられ、選択された導電型
を有するようにドープ処理された第２のアモルファスシ
リコン層とを有し、 少なくとも前記第２のシリコン層はドレイン領域および
ソース領域を有するようにパターン形成されており、該
領域の各々はその一部が前記ゲート電極の上方に位置し
ていて、前記ソース領域に対して適切な極性および大き
さの電圧が前記ゲート電極に印加されたときに前記ソー
ス領域と前記ドレイン領域との間の前記第１のシリコン
層の部分に導電チャンネルを生じさせるようになってお
り、 さらに、前記ソース領域に電気的に接触しているソース
電極と、 前記ドレイン領域に電気的に接触しているドレイン電極
と、 を有することを特徴とする半導体素子。 ２、前記第２のＳｉ：Ｎ比は、前記第２の窒化シリコン
層が６３２８オングストロームの波長で約１．８７の屈
折率を有するように選択されている請求項１記載の半導
体素子。 ３、前記第２の窒化シリコン層は約２００オングストロ
ーム以下の厚さを有する請求項２記載の半導体素子。 ４、前記第１のＳｉ：Ｎ比は、前記第１の窒化シリコン
層が６３２８オングストロームの波長で前記第２の窒化
シリコン層の屈折率より大きい屈折率を有するように選
択されている請求項１記載の半導体素子。 ５、前記第１の窒化シリコン層は約１０００−３０００
オングストロームの間の厚さを有する請求項４記載の半
導体素子。 ６、前記第１の窒化シリコン層は前記第２の窒化シリコ
ン層よりも絶縁耐力が高く、エッチング速度が低い請求
項１記載の半導体素子。 ７、前記第２の窒化シリコン層は、半導体素子の動作時
に、前記第１の窒化シリコン層に対して高い電荷移動度
およびしきい値電圧安定性を有している請求項１記載の
半導体素子。 ８、基板と、 前記基板上に設けられ、走査線および薄膜トランジスタ
（ＴＦＴ）のゲート電極を形成するようにパターン形成
されたゲート金属層と、 前記基板上に前記ゲート金属層を覆って設けられ、前記
ＴＦＴに対する構造的特性を最適化するように選択され
た第１のシリコン対窒素（Ｓｉ：Ｎ）濃度比を有する第
１の窒化シリコン層と、 前記ＴＦＴの残りの部分を形成するアイランド構造とを
有し、 該アイランド構造が、（ａ）前記第１の窒化シリコン層
上に設けられ、前記ＴＦＴに対する電気的特性を最適化
するように選択された第２のシリコン対窒素（Ｓｉ：Ｎ
）濃度比を有する第２の窒化シリコン層、（ｂ）前記第
２の窒化シリコン層上に設けられた第１のアモルファス
シリコン層、（ｃ）前記第１のシリコン層上に設けられ
、選択された導電型を有するようにドープ処理された第
２のアモルファスシリコン層を有し、 少なくとも前記第２のシリコン層はドレイン領域および
ソース領域を形成するようにパターン形成され、該領域
の各々はその一部が前記ゲート電極の上方に位置してい
て、前記ソース領域に対して適切な極性および大きさの
電圧が前記ゲート電極に印加されたとき、前記第１のシ
リコン層の一部を通って前記ソース領域と前記ドレイン
領域との間に導電性チャンネルを生じるようになってお
り、 さらに、前記アイランド構造に隣接して前記第１の窒化
シリコン層上に設けられた画素電極と、前記アイランド
構造および前記第１の窒化シリコン層に設けられるとと
もに、前記画素電極上に部分的に設けられ、前記ソース
領域およびドレイン領域の一方を前記画素電極に接続し
、かつ前記ソース領域およびドレイン領域の他方をデー
タアドレス線に接続するようにパターン形成されている
ソース／ドレイン金属層と、 を有することを特徴とする液晶ディスプレイ用セル構造
。 ９、前記第２のＳｉ：Ｎ比は、前記第２の窒化シリコン
層が６３２８オングストロームの波長で約１．８７の屈
折率を有するように選択されている請求項８記載のセル
構造。 １０、前記第２の窒化シリコン層は約２００オングスト
ロームより小さい厚さを有する請求項９記載のセル構造
。 １１、前記第１のＳｉ：Ｎ比は、前記第１の窒化シリコ
ン層が６３２８オングストロームの波長で前記第２の窒
化シリコン層の屈折率よりも高い屈折率を有するように
選択されている請求項８記載のセル構造。 １２、前記第１の窒化シリコン層は約１０００−３００
０オングストロームの間の厚さを有する請求項１１記載
のセル構造。 １３、前記第１の窒化シリコン層は前記第２の窒化シリ
コン層よりも絶縁耐力が大きく、エッチング速度が低い
請求項８記載のセル構造。 １４、半導体素子の動作時に、前記第２の窒化シリコン
層は前記第１の窒化シリコン層のみを有する半導体素子
よりも大きい電荷移動度およびしきい値電圧安定性を有
する請求項８記載のセル構造。 １５、（ａ）基板上にゲート金属層を堆積し、（ｂ）ゲ
ート電極を形成するように前記 ゲート金属層をパターン形成し、 （ｃ）前記基板上に前記ゲート電極を覆 って第１の窒化シリコン層を堆積し、 （ｄ）半導体素子に対する構造的特性を 最適化するように第１の窒化シリコン層における第１の
シリコン対窒素（Ｓｉ：Ｎ）濃度比を選択し、（ｅ）前
記第１の窒化シリコン層上に第 ２の窒化シリコン層を堆積し、 （ｆ）半導体素子に対する電気的特性を 最適化するように前記第２の窒化シリコン層における第
２のシリコン対窒素（Ｓｉ：Ｎ）濃度比を選択し、 （ｇ）前記第２の窒化シリコン層上に第 １のアモルファスシリコン層を堆積し、 （ｈ）前記第１のアモルファスシリコン 層上に第２のアモルファスシリコン層を堆積し、（ｉ）
選択された導電型を有するように 第２のアモルファスシリコン層をドープ処理し、（ｊ）
ドレイン領域およびソース領域を 形成するために少なくとも第２の窒化シリコン層をパタ
ーン形成し、前記領域の各々はその一部が前記ゲート電
極の上方に位置して、前記ソース領域に対して適切な極
性および大きさを有する電圧が前記ゲート電極に印加さ
れたときに前記ソース領域およびドレイン領域の間に導
電チャンネルを生じるように設けられ、 （ｋ）前記第２のシリコン層上にソース およびドレイン金属層を堆積し、 （ｌ）前記ソース領域に接触するソース 電極を形成するとともに、前記ドレイン領域に接触する
ドレイン電極を形成するように前記ソースおよびドレイ
ン金属層をパターン形成するステップを有する半導体素
子を製造する方法。 １６、前記ステップ（ｆ）は、前記第２の窒化シリコン
層が約１．８７の屈折率を有するように第２のＳｉ：Ｎ
比を選択するステップを有する請求項１５記載の方法。 １７、前記第２の窒化シリコン層は約２００オングスト
ロームより薄い厚さに堆積される請求項１６記載の方法
。 １８、前記ステップ（ｄ）は、前記第１の窒化シリコン
層が前記第２の窒化シリコン層の屈折率よりも高い屈折
率を有するように第１のＳｉ：Ｎ比を選択するステップ
を有する請求項１５記載の方法。 １９、前記第１の窒化シリコン層は約１０００−３００
０オングストロームの間の厚さに堆積される請求項１８
記載の方法。 ２０、前記ステップ（ｆ）は、 （ｆ１）前記ステップ（ｅ）の間、アン モニア対シランの気相比を選択された値に設定し、（ｆ
２）前記ステップ（ｅ）の間、所定 の堆積温度を選択し、 （ｆ３）前記ステップ（ｅ）の間、所定 の堆積圧力を選択し、 （ｆ４）前記ステップ（ｅ）の間、所定 のプラズマ出力を選択するステップを有する請求項１５
記載の方法。 ２１、前記気相比は約４−１０の間である請求項２０記
載の方法。 ２２、前記堆積温度は約３００℃である請求項２０記載
の方法。 ２３、前記堆積圧力は約０．５トルである請求項２２記
載の方法。 ２４、前記ステップ（ｄ）は、 （ｄ１）前記ステップ（ｃ）の間、アン モニア対シランの気相比を選択された値に設定し、（ｄ
２）前記ステップ（ｃ）の間、所定 の堆積温度を選択し、 （ｄ３）前記ステップ（ｃ）の間、所定 の堆積圧力を選択し、 （ｄ４）前記ステップ（ｃ）の間、所定 のプラズマ出力を選択するステップを有する請求項１５
記載の方法。 ２５、（ａ）基板上にゲート金属層を堆積し、（ｂ）複
数の走査線および複数のゲート 電極を形成するように前記ゲート金属層をパターン形成
し、該複数の走査線および複数のゲート電極の各々は同
じ数の薄膜トランジスタ（ＴＦＴ）にそれぞれ１つずつ
対応するものであり、 （ｃ）基板上に前記パターン形成された ゲート金属層を覆って第１の酸化シリコン層を堆積し、 （ｄ）各ＴＦＴに対する構造的特性を最 適化するように前記第１の窒化シリコン層において第１
のシリコン対窒素（Ｓｉ：Ｎ）濃度比を選択し、 （ｅ）前記第１の窒化シリコン層上に第 ２の窒化シリコン層を堆積し、 （ｆ）各ＴＦＴに対する電気的特性を最 適化するように前記第２の窒化シリコン層において第２
のシリコン対窒素（Ｓｉ：Ｎ）濃度比を選択し、 （ｇ）前記第２の窒化シリコン層上に第 １のアモルファスシリコン層を堆積し、 （ｈ）前記第１のアモルファスシリコン 層上に第２のアモルファスシリコン層を堆積し、（ｉ）
選択された導電型を有するように 前記第２のアモルファスシリコン層をドープ処理し、 （ｊ）複数のアイランドを形成するよう に少なくとも前記第１および第２のアモルファスシリコ
ン層をパターン形成し、 （ｋ）前記第１の窒化シリコン層上に画 素電極パターンを形成し、 （ｌ）各アイランドおよび画素電極パタ ーンを覆って、かつ前記第１の窒化シリコン層上にソー
ス／ドレイン金属層を堆積し、 （ｍ）各々が異なる画素電極に電気的に 接触する複数のＴＦＴを形成するように前記ソース／ド
レイン金属層および前記ドープ処理されたアモルファス
シリコン層をパターン形成するステップを有する液晶デ
ィスプレイ装置の製造方法。 ２６、前記ステップ（ｆ）は前記第２の窒化シリコン層
が約１．８７の屈折率を有するように第２のＳｉ：Ｎ比
を選択するステップを有する請求項２５記載の方法。 ２７、前記第２の窒化シリコン層は約２００オングスト
ロームより薄い厚さに堆積される請求項２６記載の方法
。 ２８、前記ステップ（ｄ）は、前記第１の窒化シリコン
層が前記第２の窒化シリコン層の屈折率よりも高い屈折
率を有するように第１のＳｉ：Ｎ比を選択するステップ
を有する請求項２５記載の方法。 ２９、前記第１の窒化シリコン層は約１０００−３００
０オングストロームの間の厚さに堆積される請求項２８
記載の方法。
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