JP2556262B2 - 液晶表示パネル - Google Patents
液晶表示パネルInfo
- Publication number
- JP2556262B2 JP2556262B2 JP16757393A JP16757393A JP2556262B2 JP 2556262 B2 JP2556262 B2 JP 2556262B2 JP 16757393 A JP16757393 A JP 16757393A JP 16757393 A JP16757393 A JP 16757393A JP 2556262 B2 JP2556262 B2 JP 2556262B2
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- JP
- Japan
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- bus line
- liquid crystal
- drain
- gate bus
- electrode
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- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、薄膜電界効果型トラン
ジスタ及び電極をもつ透明絶縁性基板で液晶層を挟んだ
構造の液晶表示パネルに関する。
ジスタ及び電極をもつ透明絶縁性基板で液晶層を挟んだ
構造の液晶表示パネルに関する。
【０００２】
【従来の技術】携帯型コンピュータや壁掛けテレビ用の
フラットパネルディスプレイとして液晶ディスプレイが
注目されている。その中でもガラス基板上にアレイ化し
た薄膜電界効果型トランジスタを形成し、各画素のスイ
ッチとして用いたアクティブマトリクス方式はフルカラ
ー表示が可能であることから、高画質ディスプレイとし
て期待され、各機関で活発に開発が行われている。
フラットパネルディスプレイとして液晶ディスプレイが
注目されている。その中でもガラス基板上にアレイ化し
た薄膜電界効果型トランジスタを形成し、各画素のスイ
ッチとして用いたアクティブマトリクス方式はフルカラ
ー表示が可能であることから、高画質ディスプレイとし
て期待され、各機関で活発に開発が行われている。
【０００３】この薄膜電界効果型トランジスタを用いた
アクティブマトリクス液晶ディスプレイは、２枚の透明
絶縁性基板を液晶を介して張り合わせた構造をしてお
り、図５に平面図，図６に図５のＡ−Ａ′線断面図を示
してある。図に示すように、一方の透明絶縁性基板１５
の上にゲート電極４とゲートバスライン５が一体に形成
されている。この上全面に絶縁膜１１が形成され、その
上にノンドープ非結晶シリコン層９およびｎ型非結晶シ
リコン層１０の半導体層が形成されている。さらに、そ
の上にドレインバスライン２とソース電極６が設けられ
ており、さらに画素電極１がソース電極６に接続して設
けられている。ここで、画素電極１とドレインバスライ
ン２は絶縁膜１１の同一平面上に形成されているため、
画素電極１はソースバスライン２と接触してショート等
が生じないように適当なスペースをあけて設けなければ
ならない。他方の透明絶縁性基板には透明なコモン電極
１７が設けられており、これら２枚の透明絶縁性基板は
液晶層１４を介して張り合わされている。
アクティブマトリクス液晶ディスプレイは、２枚の透明
絶縁性基板を液晶を介して張り合わせた構造をしてお
り、図５に平面図，図６に図５のＡ−Ａ′線断面図を示
してある。図に示すように、一方の透明絶縁性基板１５
の上にゲート電極４とゲートバスライン５が一体に形成
されている。この上全面に絶縁膜１１が形成され、その
上にノンドープ非結晶シリコン層９およびｎ型非結晶シ
リコン層１０の半導体層が形成されている。さらに、そ
の上にドレインバスライン２とソース電極６が設けられ
ており、さらに画素電極１がソース電極６に接続して設
けられている。ここで、画素電極１とドレインバスライ
ン２は絶縁膜１１の同一平面上に形成されているため、
画素電極１はソースバスライン２と接触してショート等
が生じないように適当なスペースをあけて設けなければ
ならない。他方の透明絶縁性基板には透明なコモン電極
１７が設けられており、これら２枚の透明絶縁性基板は
液晶層１４を介して張り合わされている。
【０００４】このような薄膜電界効果型トランジスタを
用いたアクティブマトリクス液晶ディスプレイの技術
は、例えば、Ｍ．Ｔｕｍｕｒａ、ｅｔ．ａｌ．，“Ｈｉ
ｇｈ−Ｒｅｓｏｌｕｔｉｏｎ １０．３−ｉｎ．−Ｄｉ
ａｇｏｎａｌ Ｍｕｌｔｉｃ−ｏｌｏｒ ＴＦＴ−ＬＣ
Ｄ”，ＳＩＤ７９１ ＤＩＧＥＳＴ，ｐ２１５−２１８
に開示されている。
用いたアクティブマトリクス液晶ディスプレイの技術
は、例えば、Ｍ．Ｔｕｍｕｒａ、ｅｔ．ａｌ．，“Ｈｉ
ｇｈ−Ｒｅｓｏｌｕｔｉｏｎ １０．３−ｉｎ．−Ｄｉ
ａｇｏｎａｌ Ｍｕｌｔｉｃ−ｏｌｏｒ ＴＦＴ−ＬＣ
Ｄ”，ＳＩＤ７９１ ＤＩＧＥＳＴ，ｐ２１５−２１８
に開示されている。
【０００５】
【発明が解決しようとする課題】このような従来の薄膜
電界効果型トランジスタを用いたアクティブマトリクス
液晶ディスプレイでは、２枚の透明絶縁性基板のうち一
方の基板には画素電極の他にドレインバスライン、ゲー
トバスライン及び薄膜電界効果型トランジスタが平面上
に構成されている。したがって、１画素中の画素電極が
占める面積の割合が小さくなり、画素の開口率が低くな
るため、表示が暗くなるという欠点がある。
電界効果型トランジスタを用いたアクティブマトリクス
液晶ディスプレイでは、２枚の透明絶縁性基板のうち一
方の基板には画素電極の他にドレインバスライン、ゲー
トバスライン及び薄膜電界効果型トランジスタが平面上
に構成されている。したがって、１画素中の画素電極が
占める面積の割合が小さくなり、画素の開口率が低くな
るため、表示が暗くなるという欠点がある。
【０００６】
【課題を解決するための手段】本発明によれば、平行な
複数のゲートバスラインと平行な複数のドレインバスラ
インとがマトリクス状に形成され、ゲートバスラインと
ドレインバスラインとの各交差部付近にそれぞれ薄膜電
界効果型トランジスタが形成され、各々の薄膜電界効果
型トランジスタにはそれぞれ画素電極が接続されている
透明絶縁性基板と、透明電極を有するもう１つの透明絶
縁性基板を液晶層を介して張り合わせた液晶表示パネル
において、ドレインバスライン上に絶縁層を設け、ゲー
トバスラインの一部が前記ドレインバスライン上を覆
い、さらにゲートバスライン上に絶縁層を設け、画素電
極が前記絶縁層を介してドレインバスライン及びゲート
バスライン上にも形成されていることを特徴とする液晶
表示パネルが得られる。
複数のゲートバスラインと平行な複数のドレインバスラ
インとがマトリクス状に形成され、ゲートバスラインと
ドレインバスラインとの各交差部付近にそれぞれ薄膜電
界効果型トランジスタが形成され、各々の薄膜電界効果
型トランジスタにはそれぞれ画素電極が接続されている
透明絶縁性基板と、透明電極を有するもう１つの透明絶
縁性基板を液晶層を介して張り合わせた液晶表示パネル
において、ドレインバスライン上に絶縁層を設け、ゲー
トバスラインの一部が前記ドレインバスライン上を覆
い、さらにゲートバスライン上に絶縁層を設け、画素電
極が前記絶縁層を介してドレインバスライン及びゲート
バスライン上にも形成されていることを特徴とする液晶
表示パネルが得られる。
【０００７】
【作用】本発明の液晶表示パネルを従来の液晶表示パネ
ルと比較して説明する。図５及び図６に示す従来の液晶
表示パネル１は１画素内にゲートバスライン、ドレイン
バスライン、薄膜電界効果型トランジスタが平面上に重
なりなく構成されている。そのため、画素電極の占める
面積は、上記のバスライン及びトランジスタの他に、画
素電極と、ゲートバスライン及びドレインバスラインの
間のスペースを除いた部分となる。したがって、開口率
は２０〜４０％程度となる。
ルと比較して説明する。図５及び図６に示す従来の液晶
表示パネル１は１画素内にゲートバスライン、ドレイン
バスライン、薄膜電界効果型トランジスタが平面上に重
なりなく構成されている。そのため、画素電極の占める
面積は、上記のバスライン及びトランジスタの他に、画
素電極と、ゲートバスライン及びドレインバスラインの
間のスペースを除いた部分となる。したがって、開口率
は２０〜４０％程度となる。
【０００８】本発明の液晶表示パネルでは、絶縁層でゲ
ートバスライン及びドレインバスラインを覆い、画素電
極の一部をゲートバスライン及びドレインバスラインと
重ね合わせているため、従来よりも開口率をアップさせ
ることができる。さらに、図３及び図４に示すようにド
レインバスライン２上を絶縁層を介してゲートバスライ
ン５で覆っている。ゲート信号は１周期の間で１／ゲー
トバスライン数しか電圧が変動しない。通常、パソコン
などのゲートバスライン数は４００本以上であるので、
ゲートバスラインの電圧はほとんど変動しないことにな
る。従来の液晶表示パネルは、画素電極や対向側のコモ
ン電極がドレインバスラインの電圧信号の影響を受け
て、表示が不均一になりクロストークを発生していた。
しかし、この発明ではドレインバスラインをゲートバス
ラインで覆うことによりドレイン信号電圧の影響を受け
なくなり、表示が均一になりクロストークを抑えること
ができる。
ートバスライン及びドレインバスラインを覆い、画素電
極の一部をゲートバスライン及びドレインバスラインと
重ね合わせているため、従来よりも開口率をアップさせ
ることができる。さらに、図３及び図４に示すようにド
レインバスライン２上を絶縁層を介してゲートバスライ
ン５で覆っている。ゲート信号は１周期の間で１／ゲー
トバスライン数しか電圧が変動しない。通常、パソコン
などのゲートバスライン数は４００本以上であるので、
ゲートバスラインの電圧はほとんど変動しないことにな
る。従来の液晶表示パネルは、画素電極や対向側のコモ
ン電極がドレインバスラインの電圧信号の影響を受け
て、表示が不均一になりクロストークを発生していた。
しかし、この発明ではドレインバスラインをゲートバス
ラインで覆うことによりドレイン信号電圧の影響を受け
なくなり、表示が均一になりクロストークを抑えること
ができる。
【０００９】
【実施例】以下に本発明について図面を参照して詳細に
説明する。図１は本発明の前提となる技術である液晶表
示装置の１画素の平面図であり、図２は図１におけるＡ
−Ａ′線の断面図である。まず、透明絶縁性基板１５上
にクロミウム膜をスパッタ法により１５０ｎｍ形成し、
フォトリソグラフィによりレジストパターンを形成し、
クロミウム膜をエッチングしてパターニングしゲート電
極４とドレインバスライン２を形成する。さらに、この
上にプラズマＣＶＤ法を用いて絶縁膜１１として窒化シ
リコン膜を４００ｎｍ、半導体層としてノンドープ非結
晶シリコンを３５０ｎｍ、ｎ型非結晶シリコンを５０ｎ
ｍ堆積させる。ここで、フォトリソグラフィにより島状
のレジストパターンを形成し、プラズマエッチングによ
りパターニングしてノンドープ非結晶シリコン層９及び
ｎ型非結晶シリコン層１０を形成する。つづいて、フォ
トリソグラフィによりドレイン電極とドレインバスライ
ン及びゲート電極とゲートバスラインとをそれぞれ接続
するコンタクトホール７のレジストパターンを形成し、
絶縁膜１１をドライエッチングによりパターニングす
る。次に再びクロミウム膜を形成して、これをフォトリ
ソグラフィによりゲートバスライン及びソース／ドレイ
ン電極の形にレジストパターンを形成し、ウエットエッ
チングによりこれをパターニングしゲートバスライン
５，ドレイン電極３およびソース電極６を形成する。さ
らにチャネル上のｎ型非結晶シリコン層をプラズマエッ
チングにより除去し、ＩＴＯ膜をスパッタ法により形成
し、フォトリソグラフィにより画素電極用のレジストパ
ターンを形成し、ＩＴＯ膜をエッチングしてパターニン
グし画素電極１を形成する。画素電極１の１部は絶縁層
１１を介してドレインバスライン２と重なっている。こ
の後、プラズマＣＶＤ法により窒化シリコン膜をパッシ
ベーション膜１２として堆積させる。なお、図におい
て、１３は配向膜，１４は液晶層，１６は偏光板であ
る。
説明する。図１は本発明の前提となる技術である液晶表
示装置の１画素の平面図であり、図２は図１におけるＡ
−Ａ′線の断面図である。まず、透明絶縁性基板１５上
にクロミウム膜をスパッタ法により１５０ｎｍ形成し、
フォトリソグラフィによりレジストパターンを形成し、
クロミウム膜をエッチングしてパターニングしゲート電
極４とドレインバスライン２を形成する。さらに、この
上にプラズマＣＶＤ法を用いて絶縁膜１１として窒化シ
リコン膜を４００ｎｍ、半導体層としてノンドープ非結
晶シリコンを３５０ｎｍ、ｎ型非結晶シリコンを５０ｎ
ｍ堆積させる。ここで、フォトリソグラフィにより島状
のレジストパターンを形成し、プラズマエッチングによ
りパターニングしてノンドープ非結晶シリコン層９及び
ｎ型非結晶シリコン層１０を形成する。つづいて、フォ
トリソグラフィによりドレイン電極とドレインバスライ
ン及びゲート電極とゲートバスラインとをそれぞれ接続
するコンタクトホール７のレジストパターンを形成し、
絶縁膜１１をドライエッチングによりパターニングす
る。次に再びクロミウム膜を形成して、これをフォトリ
ソグラフィによりゲートバスライン及びソース／ドレイ
ン電極の形にレジストパターンを形成し、ウエットエッ
チングによりこれをパターニングしゲートバスライン
５，ドレイン電極３およびソース電極６を形成する。さ
らにチャネル上のｎ型非結晶シリコン層をプラズマエッ
チングにより除去し、ＩＴＯ膜をスパッタ法により形成
し、フォトリソグラフィにより画素電極用のレジストパ
ターンを形成し、ＩＴＯ膜をエッチングしてパターニン
グし画素電極１を形成する。画素電極１の１部は絶縁層
１１を介してドレインバスライン２と重なっている。こ
の後、プラズマＣＶＤ法により窒化シリコン膜をパッシ
ベーション膜１２として堆積させる。なお、図におい
て、１３は配向膜，１４は液晶層，１６は偏光板であ
る。
【００１０】このように作製した薄膜トランジスタアレ
イを用いて通常の液晶パネル組立工程を経ることにより
液晶表示パネルを作製する。このようにして得られた液
晶表示パネルは画素電極１の一部がドレインバスライン
２と重なるまで広くなっているので、開口率が高く、明
るい表示特性が得られる。
イを用いて通常の液晶パネル組立工程を経ることにより
液晶表示パネルを作製する。このようにして得られた液
晶表示パネルは画素電極１の一部がドレインバスライン
２と重なるまで広くなっているので、開口率が高く、明
るい表示特性が得られる。
【００１１】図３は本発明の一実施例の液晶表示装置の
１画素の平面図であり、図４（ａ），（ｂ），（ｃ）は
それぞれ図３におけるＡＡ′，ＢＢ′，ＣＣ′線の断面
図である。まず、透明絶縁性基板１５上にクロミウム膜
をスパッタ法により１５０ｎｍ形成し、フォトリソグラ
フィによりゲート電極及びドレインバスライン用のレジ
ストパターンを形成し、クロミウム膜をエッチングして
パターニングしゲート電極４とドレインバスライン２を
形成する。さらに、この上にプラズマＣＶＤ法を用いて
絶縁膜１１として窒化シリコン膜を４００ｎｍ、半導体
層としてノンドープ非結晶シリコンを３５０ｎｍ、ｎ型
非結晶シリコンを５０ｎｍ堆積させる。ここで、フォト
リソグラフィにより島状のレジストパターンを形成し、
ノンドープ非結晶シリコン及びｎ型非結晶シリコン層を
プラズマエッチングによりパターニングしてノンドープ
非結晶シリコン層９およびｎ型非結晶シリコン層１０を
形成する。つづいて、フォトリソグラフィによりドレイ
ン電極とドレインバスライン及びゲート電極とゲートバ
スラインとをそれぞれ接続するコンタクトホールのレジ
ストパターンを形成し、絶縁膜１１をドライエッチング
によりパターニングする。次に再びクロミウム膜を形成
して、これをフォトリソグラフィによりゲートバスライ
ン及びソース／ドレイン電極の形にレジストパターンを
形成し、ウエットエッチングによりこれをパターニング
してゲートバスライン５，ドレイン電極３およびソース
電極６を形成する。ゲートバスライン５の一部は絶縁膜
１１を介してドレインバスライン２を覆っている。さら
にチャネル上のｎ型非結晶シリコン層をプラズマエッチ
ングにより除去し、この後、プラズマＣＶＤ法を用いて
絶縁膜１８として窒化シリコン膜を堆積する。つづい
て、フォトリソグラフィによりソース電極と画素電極を
接続するコンタクトホールのレジストパターンを形成
し、絶縁膜１８をドライエッチングによりパターニング
する。さらに、ＩＴＯ膜をスパッタ法により形成し、フ
ォトリソグラフィにより画素電極の形にレジストパター
ンを形成し、ＩＴＯ膜をエッチングしてパターニングし
画素電極１を形成する。画素電極１はその一部が絶縁膜
を介してドレインバスラインおよびゲートバスラインに
重なるまで広がっている。
１画素の平面図であり、図４（ａ），（ｂ），（ｃ）は
それぞれ図３におけるＡＡ′，ＢＢ′，ＣＣ′線の断面
図である。まず、透明絶縁性基板１５上にクロミウム膜
をスパッタ法により１５０ｎｍ形成し、フォトリソグラ
フィによりゲート電極及びドレインバスライン用のレジ
ストパターンを形成し、クロミウム膜をエッチングして
パターニングしゲート電極４とドレインバスライン２を
形成する。さらに、この上にプラズマＣＶＤ法を用いて
絶縁膜１１として窒化シリコン膜を４００ｎｍ、半導体
層としてノンドープ非結晶シリコンを３５０ｎｍ、ｎ型
非結晶シリコンを５０ｎｍ堆積させる。ここで、フォト
リソグラフィにより島状のレジストパターンを形成し、
ノンドープ非結晶シリコン及びｎ型非結晶シリコン層を
プラズマエッチングによりパターニングしてノンドープ
非結晶シリコン層９およびｎ型非結晶シリコン層１０を
形成する。つづいて、フォトリソグラフィによりドレイ
ン電極とドレインバスライン及びゲート電極とゲートバ
スラインとをそれぞれ接続するコンタクトホールのレジ
ストパターンを形成し、絶縁膜１１をドライエッチング
によりパターニングする。次に再びクロミウム膜を形成
して、これをフォトリソグラフィによりゲートバスライ
ン及びソース／ドレイン電極の形にレジストパターンを
形成し、ウエットエッチングによりこれをパターニング
してゲートバスライン５，ドレイン電極３およびソース
電極６を形成する。ゲートバスライン５の一部は絶縁膜
１１を介してドレインバスライン２を覆っている。さら
にチャネル上のｎ型非結晶シリコン層をプラズマエッチ
ングにより除去し、この後、プラズマＣＶＤ法を用いて
絶縁膜１８として窒化シリコン膜を堆積する。つづい
て、フォトリソグラフィによりソース電極と画素電極を
接続するコンタクトホールのレジストパターンを形成
し、絶縁膜１８をドライエッチングによりパターニング
する。さらに、ＩＴＯ膜をスパッタ法により形成し、フ
ォトリソグラフィにより画素電極の形にレジストパター
ンを形成し、ＩＴＯ膜をエッチングしてパターニングし
画素電極１を形成する。画素電極１はその一部が絶縁膜
を介してドレインバスラインおよびゲートバスラインに
重なるまで広がっている。
【００１２】このように作製した薄膜トランジスタアレ
イを用いて通常の液晶パネル組立工程を経ることにより
液晶表示パネルを作製する。このようにして得られた液
晶表示パネルは開口率が高く、明るい表示特性が得られ
る。また、ドレイン信号電圧の影響により発生するクロ
ストークは発生しない。
イを用いて通常の液晶パネル組立工程を経ることにより
液晶表示パネルを作製する。このようにして得られた液
晶表示パネルは開口率が高く、明るい表示特性が得られ
る。また、ドレイン信号電圧の影響により発生するクロ
ストークは発生しない。
【００１３】
【発明の効果】以上詳述したように本発明によれば、開
口率の高い、明るい表示特性の液晶表示パネルが得ら
れ、さらに、ドレイン信号電圧の影響により発生するク
ロストークを抑えることができる。
口率の高い、明るい表示特性の液晶表示パネルが得ら
れ、さらに、ドレイン信号電圧の影響により発生するク
ロストークを抑えることができる。
【図１】本発明の前提となる技術である薄膜電界効果型
トランジスタを用いた液晶表示パネルの１画素の平面図
である。
トランジスタを用いた液晶表示パネルの１画素の平面図
である。
【図２】図１のＡ−Ａ′線断面図である。
【図３】本発明の一実施例の薄膜電界効果型トランジス
タを用いた液晶表示パネルの１画素の平面図である。
タを用いた液晶表示パネルの１画素の平面図である。
【図４】（ａ），（ｂ），（ｃ）はそれぞれ図３のＡ−
Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′線断面図である。
Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′線断面図である。
【図５】従来の薄膜電界効果型トランジスタを用いた液
晶表示パネルの１画素の平面図である。
晶表示パネルの１画素の平面図である。
【図６】図５のＡ−Ａ′線断面図である。
１ 画素電極 ２ ドレインバスライン ３ ドレイン電極 ４ ゲート電極 ５ ゲートバスライン ６ ソース電極 ７ コンタクトホール ８ 半導体層 ９ ノンドープ非結晶シリコン層 １０ ｎ型非結晶シリコン層 １１ ゲート絶縁膜 １２ パッシベーション膜 １３ 配向膜 １４ 液晶層 １５ 透明絶縁性基板 １６ 偏光板 １７ コモン電極 １８ 絶縁膜
フロントページの続き (56)参考文献 特開 昭62−223727（ＪＰ，Ａ) 特開 平４−121712（ＪＰ，Ａ) 特開 平４−51120（ＪＰ，Ａ)
Claims (1)
- 【請求項１】 平行な複数のゲートバスラインと平行な
複数のドレインバスラインとがマトリクス状に形成さ
れ、前記ゲートバスラインと前記ドレインバスラインと
の各交差部付近にそれぞれ薄膜電界効果型トランジスタ
が形成され、各々の前記薄膜電界効果型トランジスタに
はそれぞれ画素電極が接続されている透明絶縁性基板
と、透明電極を有するもう１つの透明絶縁性基板を液晶
層を介して張り合わせた液晶表示パネルにおいて、前記
ドレインバスライン上に絶縁層を設け、前記ゲートバス
ラインの一部が前記ドレインバスラインに沿って伸延さ
れドレインバスライン上を覆い、さらに前記ゲートバス
ライン上に絶縁層を設け、前記画素電極が前記絶縁層を
介して前記ドレインバスライン及び前記ゲートバスライ
ン上にも形成されていることを特徴とする液晶表示パネ
ル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16757393A JP2556262B2 (ja) | 1993-07-07 | 1993-07-07 | 液晶表示パネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16757393A JP2556262B2 (ja) | 1993-07-07 | 1993-07-07 | 液晶表示パネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0728089A JPH0728089A (ja) | 1995-01-31 |
| JP2556262B2 true JP2556262B2 (ja) | 1996-11-20 |
Family
ID=15852251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16757393A Expired - Lifetime JP2556262B2 (ja) | 1993-07-07 | 1993-07-07 | 液晶表示パネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2556262B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1022508A (ja) * | 1996-07-04 | 1998-01-23 | Sharp Corp | 薄膜トランジスタの製造方法 |
| US6284576B1 (en) | 1996-07-04 | 2001-09-04 | Sharp Kabushiki Kaisha | Manufacturing method of a thin-film transistor of a reverse staggered type |
| JP4317929B2 (ja) | 1998-11-10 | 2009-08-19 | 大日本印刷株式会社 | 折り畳み計量容器 |
| US6580475B2 (en) | 2000-04-27 | 2003-06-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US7456911B2 (en) * | 2000-08-14 | 2008-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| TW525216B (en) | 2000-12-11 | 2003-03-21 | Semiconductor Energy Lab | Semiconductor device, and manufacturing method thereof |
| TW200811566A (en) | 2006-08-18 | 2008-03-01 | Chunghwa Picture Tubes Ltd | Thin film transistor array substrate and liquid crystal display devices |
| JP5182993B2 (ja) * | 2008-03-31 | 2013-04-17 | 株式会社半導体エネルギー研究所 | 表示装置及びその作製方法 |
| JP5063461B2 (ja) * | 2008-04-18 | 2012-10-31 | 株式会社半導体エネルギー研究所 | Ｅｌ表示装置 |
| JP5063803B2 (ja) * | 2011-09-01 | 2012-10-31 | 株式会社半導体エネルギー研究所 | Ｅｌ表示装置の作製方法 |
| JP5732500B2 (ja) * | 2013-09-06 | 2015-06-10 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP6007269B2 (ja) * | 2015-03-03 | 2016-10-12 | 株式会社半導体エネルギー研究所 | 表示装置及び電子機器 |
| JP6243953B2 (ja) * | 2016-04-13 | 2017-12-06 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
| JP2017142537A (ja) * | 2017-05-11 | 2017-08-17 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
| JP2019050394A (ja) * | 2018-10-31 | 2019-03-28 | 株式会社半導体エネルギー研究所 | 半導体装置、及び電子機器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2549840B2 (ja) * | 1986-03-25 | 1996-10-30 | セイコーエプソン株式会社 | 液晶パネル |
| JPH0451120A (ja) * | 1990-06-19 | 1992-02-19 | Nec Corp | 薄膜電界効果型トランジスタ駆動液晶表示素子アレイ |
-
1993
- 1993-07-07 JP JP16757393A patent/JP2556262B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH0728089A (ja) | 1995-01-31 |
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