KR100580384B1 - 게이트절연막을가지고있는박막트랜지스터 - Google Patents
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Abstract
액정 표시 장치용 박막 트랜지스터에서 SiNx 게이트 절연막을 제1막 및 제2막으로 이루어진 이중막으로 형성한다. 게이트 전극과 인접한 제2막은 실리콘이 풍부한 SiNx층을 형성하여 공유 결합의 결함수를 5×1019/cm3 이상으로 하고, 반도체층과 인접한 제1막에는 질소가 풍부한 SiNx층을 형성하여 결함수를 5×1019/cm3 이하로 제어함으로써, 박막 트랜지스터의 전자의 이동도를 증가시키고 전압의 인가를 중지했을 때 발생하는 누설 전류는 감소시킬 수 있다.
Description
본 발명은 박막 트랜지스터(thin film transistor)에 관한 것으로서, 더욱 상세하게는 이중으로 형성되어 있는 절연막을 포함하는 액정 표시 장치용 박막 트랜지스터에 관한 것이다.
박막 트랜지스터는 액정 표시 장치의 스위칭 소자로 널리 이용되며, 다결정 규소나 비정질 규소 따위의 반도체로 이루어진 활성층과 도전 물질로 이루어진 게이트 전극 및 이 둘 사이에 끼어 있는 게이트 절연막을 포함한다. 또한 활성층은 소스 전극 및 드레인 전극과 연결되어 있다.
이러한 박막 트랜지스터는 게이트 전극이 하부에 위치하고 활성층이 상부에 위치한 상부 게이트형과 그 반대인 하부 게이트형으로 나눌 수 있다.
이러한 구조의 박막 트랜지스터에서 게이트 절연막 위에 형성되어 있는 활성층은 게이트 전극을 통하여 전압이 인가될 때 전자 채널(channel)을 형성하여 소스 전극과 드레인 전극 간 전자의 이동을 발생시키는 역할을 한다.
박막 트랜지스터의 활성층으로 널리 이용되는 비정질 실리콘은 전압을 인가했을 때의 전류(Ion)와 전압의 인가가 중지되었을 때 비정질 실리콘층의 저항으로 인해 생기는 누설 전류(leakage current)의 비가 105 ∼106 로 크고, 저온에서 넓은 면적의 증착이 가능하다는 장점을 가지고 있으나 전자의 이동도(mobility)가 0.1 ∼1 cm/V·s 에 불과하기 때문에 넓은 면적의 액정 표시 장치에 사용하기 위해서는 이동도를 더 증가시켜야 한다.
이를 위해 게이트 절연막의 두께를 감소시켜 전체 용량(capacitance) 값을 증가시킴으로써, Ion의 상승과 함께 이동도도 증가시킬 수 있지만 이 경우 전압의 인가를 중지했을 때 발생하는 누설 전류(Ioff) 또한 상승할 우려가 있다.
Ioff의 상승을 방지하기 위해서 비정질 실리콘층의 두께를 감소시킬 수도 있으나, 이 경우 n+ 비정질 실리콘층의 식각 과정시 채널이 형성되기 위한 최소한의 비정질 실리콘층 두께를 확보하는데 어려움이 있으며, 게이트 전극과 소스 및 드레인 전극 사이에 단락의 발생이 일어날 수 있는 단점이 있다.
본 발명의 과제는 이러한 문제점을 해결하기 위한 것으로서, 박막 트랜지스터의 전자 이동도를 증가시킴과 동시에 Ioff의 상승은 감소시키는 것이다.
이러한 과제를 이루기 위하여 본 발명에서는 게이트 절연막의 공유 결합의 결함(defect) 수를 증가시켜 오프(off) 전압때 전류가 누설되지 않도록 전자를 묶어 둔다. 한편, 전류가 흐르지 못하도록 전자를 잡는 역할을 하는 결함수의 증가는 Ion의 감소를 유발할 수 있으나, Ion의 감소를 막기 위해 절연막 SiNx를 제1막과 제2막의 이중막으로 하여, 게이트 전극에 인접한 제2막은 실리콘이 질소보다 풍부하도록 형성하여 결함의 개수를 증가시키고, 활성층에 인접한 제1막은 질소가 더 풍부하도록 형성하여 전압인가 상태에서 채널의 형성에 어려움이 없도록 결함의 수를 제어한다.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시 할 수 있도록 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 상세히 설명한다
도 1은 본 발명의 실시예에 따른 액정 표시 장치용 하부 게이트형 박막 트랜지스터의 단면도로서, 이를 참고로 하여 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터의 구조에 대하여 설명한다.
유리 따위의 투명한 절연 기판(100) 위에 게이트 전극(20)이 형성되어 있다. 게이트 전극(20) 위에는 1,000 ∼3,000 Å의 두께의 게이트 절연막(31, 32)이 형성되어 있는데, 이 게이트 절연막(31, 32)은 이중막 구조를 갖는다.
먼저, 하부막(31)에는 상부막에 비해 실리콘이 풍부한 SiNx층이 형성되어 있고, 상부막(32)에는 질소가 풍부한 SiNx층이 형성되어 있다.
이 때, 하부막(31)은 SiNx의 x값이 0 ∼1.3 이고, 에너지 밴드 차이(Eopt)는 1.7 ∼3.5 eV이며, 공유 결합의 결함 밀도가 5×1019/cm3 이상으로 형성되어 있다.
반면, 상부막(32)은 SiNx의 x값이 1.0 ∼1.5 이고, Eopt는 3.0 ∼5.5 eV가 되도록 하며, 공유 결합의 결함 밀도는 5×1019/cm3 이하로 형성되어 있다.
이와 같이 하부막은 결함 밀도를 증가시켜 오프 전압시 전자의 이동을 차단하고, 상부막의 결함 밀도는 낮게 하여 결함수로 인해 Ion가 영향을 받지 않도록 한다.
게이트 절연막(31, 32) 위에는 게이트 전극(20)에 해당하는 위치에 비정질 규소층(40)이 형성되어 박막 트랜지스터의 활성층 역할을 한다.
비정질 규소층(40) 위에는 게이트 전극(20)을 중심으로 양쪽에 n+ 비정질 규소층(51, 52)이 형성되어 있으며, 그 위에는 각각 소스 전극(61) 및 드레인 전극(62)이 형성되어 있다.
또한, 이러한 게이트 절연막 구조는 반도체층이 게이트 전극의 하부에 위치하는 상부 게이트형의 박막 트랜지스터에도 적용될 수 있다.
앞서 언급한 바와 같이, 절연막의 두께를 감소시켜 전자의 이동도를 증가시키더라도 절연막의 상, 하부막에 있는 결함수에 차이가 있게 형성하여 전압이 인가 되었을 때 전류를 증가시킬 수 있고 한편으로는, 전자의 흐름을 막아 전류가 누설되는 것을 막을 수 있다.
도 1은 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터의 단면도이다.
Claims (5)
- 반도체로 이루어진 활성층과 도전 물질로 이루어진 게이트 전극 및 상기 활성층과 상기 게이트 전극 사이에 끼어 있는 게이트 절연막을 포함하는 박막 트랜지스터에 있어서,상기 게이트 절연막은 제1막과 제2막으로 이루어져 있으며, 상기 제1막은 상기 활성층에 인접하고 SiNx1으로 이루어져 있고, 상기 제2막은 상기 게이트 전극에 인접하고 SiNx2(X1≠X2)로 이루어져 있으며,상기 제1 막 내에 있는 공유 결합 결함수가 5×1019/㎤ 이하인 액정 표시 장치용 박막 트랜지스터.
- 제1항에서,상기 활성층은 비정질 실리콘으로 이루어진 박막 트랜지스터.
- 제2항에서,상기 제1막에서는 X1가 1.0 내지 1.5인 박막 트랜지스터.
- 제3항에서,상기 제2막에서는 X2가 0.1 초과 1.3인 박막 트랜지스터.
- 제2항에 있어서,상기 절연막은 1,000Å 이상 3,000Å 이하의 두께로 형성되어 있는 박막 트랜지스터.
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