KR950028198A - 캐패시터 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 박막기판을 반도체 기판과 접속시켜 하나의 비트선에 의해 컨트롤 되는 두 개의 셀을 동일 면적상에 2층으로 형성함으로써 기판전압 등을 이용한 박막 모스펫의 특성을 기판 모스펫과 동일하게 조절할 수 있다. 따라서 본 발명은 동일 면적의 반도체 기판을 이용해 신뢰성 있는 기본 칩수를 기준보다 2배로 늘릴수 있어 원가절감의 효과를 가져온다.

Description

캐패시터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 구현하기 위한 마스크 배치도,
제2도는 제1도의 A-A′단면을 공정순서에 따라 나타낸 예시단면도.

Claims (3)

  1. 반도체기판(1) 위에 필드산화막(2), 제1게이트 절연막(3), 제1게이트 전극(4) 및 워드선(4′)패턴, 제1스페이서 절연막(5), 저농도로 도핑된 드레인(LDD) 구조의 활성영역(6, 6′)을 갖는 모스펫 상에 캐패시터 제조방법에 있어서, 전체구조 상부에 일정두께의 제1절연막(7)을 증착하고, 기판 모스펫의 소스 활성영역(6)위의 상기 제1절연막(7)을 선택식각한 다음, 상기 활성영역(6)과 접속되는 제1전하보존전극(8)을 형성한 다음, 상기 제1전하보존전극(8)의 표면을 따라 제1유전막(9)을 형성하고, 제1플래이트 전극(10)을 형성하는 단계; 전체구조 상부에 제2절연막(11), 제3절연막(12)을 차례로 형성하고, 상기 제3절연막(12)과 제2절연막(11)을 선택식각한 다음, 상기 기판 모스펫의 드레인(6′)과 접속되는 제1비트선 전극(13)을 형성하는 단계; 전체구조 상부에 일정두께의 제4절연막(14)을 형성하여 평탄화한 다음, 상기 제4, 3, 2, 1 절연막(14, 12, 11, 7)과 필드 산화막(2)을 차례로 선택식각해 콘택홀을 형성하고, 이 콘택을 통해서 박막 모스펫의 기판역할을 하게 될 전도막을 반도체 기판에 접속되도록 형성한 후, 상기 전도막을 선택식각하여 모스펫 기판(15)을 형성하는 단계; 제2게이트 절연막(16), 제2게이트 전극(17) 및 워드선(17′) 패턴을 형성하고, 상대적으로 저농도인 불순물을 이온주입 하고, 제2스페이서 절연막(18)을 형성한 다음, 상대적으로 고농도인 불순물을 이온주입 하여 LDD구조의 활성영역(19, 19′)을 갖는 모스펫을 형성하는 단계; 일정두께의 제5절연막(20)을 증착하고, 상기 제5절연막(20), 모스펫의 활성영역(19′), 모스펫의 기판(15)과 제4절연막(14)을 차례로 선택식각한 다음, 상기 제1비트선 전극(13)과 접속되는 제2비트선 전극(21)을 형성하는 단계; 전체구조 상부에 일정두께의 제6절연막(22)을 증착한 다음, 상기 모스펫의 소스활성영역(19) 위의 상기 제6,5 절연막(22, 20)을 선택식각한 다음, 상기 활성영역(19)과 접속되는 제2저하보존 전극(23)을 형성한 다음, 그 표면을 따라 제2유전막(24), 제2플레이트 전극(25)을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 제2비트선 전극(21)은 제1비트선 전극(13)과 접속되되 콘택홀 내부에만 선택적으로 형성되는 것을 특징으로 하는 캐패시터 제조방법.
  3. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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