KR910020902A - Dram셀 제조방법 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2E도는 본 발명에 따라 DRAM 셀을 제조하는 과정을 나타내는 단면도.
Claims (3)
- DAM셀 제조방법에 있어서, 실리콘 기판 일정부분에 소자분리 산화막을 형성하고, 노출된 실리콘 기판에 게이트 산화막, 게이트 전극 및 게이트 전극선용 도전층 및 제1절연층을 소정두께 형성하는 단계와, 광리 소그라피 기술을 이용하여 최소한의 선폭 간격으로 상기 게이트 산화막 및 소자분리 산화막 상부에서 게이트전극 및 게이트 전극선을 형성하고, 게이트 전극 및 게이트 전극선을 형성하고, 게이트전극 및 게이트 전극선 측벽에 절연 스페이서를 형성하는 단계와, 상기 게이트전극 양측의 실리콘 기판내에 소오스 및 드레인 전극을 형성하는 단계와, 전체 표면상부에서 일정두께의 제2절연층을 형성하는 단계와, 상기 제2절연층 상부에 제2전하보존 전극용 도전층을 형성하고 감광막을 마스크로 사용한 광리소그라피 기술로 게이트전극 일정상부에서 게이트 전극선 일정 상부까지 상기 제1전하보존 전극용 도전층과 제2절연층의 일부를 식각하여 콘택홈을 형성하는 단계와, 상기 콘택홈 및 제1전하보존 전극용 도전층 상부에 제2전하보존 전극용 도전층을 형성하고, 광리소그라피 기술에 의해 전하보존전극을 형성하는 단계와, 상기 전하보존전극 표면에 캐패시터 유전체막을 형성하고, 전체적으로 플레이트 전극용 도전층을 형성한후 광리소그라피 기술로 플레이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 DRAM셀 제조방법.
- 제1항에 있어서, 상기 제1전하보존 전극용 도전층의 두께는 상기 제2전하보존 전극용 도전층의 두께보다 두껍게 하여 전하보존전극의 표면적을 크게한 것을 특징으로 하는 DRAM셀 제조방법.
- 제1항에 있어서, 상기 제2절연층은 산화막인 특징으로 하는 DRAM셀 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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| KR1019900007819A KR930002291B1 (ko) | 1990-05-30 | 1990-05-30 | Dram 셀 제조방법 |
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Publications (2)
| Publication Number | Publication Date |
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| KR910020902A true KR910020902A (ko) | 1991-12-20 |
| KR930002291B1 KR930002291B1 (ko) | 1993-03-29 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328706B1 (ko) * | 1999-06-22 | 2002-03-20 | 박종섭 | 반도체장치 |
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1990
- 1990-05-30 KR KR1019900007819A patent/KR930002291B1/ko not_active IP Right Cessation
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| KR100328706B1 (ko) * | 1999-06-22 | 2002-03-20 | 박종섭 | 반도체장치 |
Also Published As
| Publication number | Publication date |
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| KR930002291B1 (ko) | 1993-03-29 |
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