KR930014986A - Dram셀 및 그 제조방법 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 DRAM셀의 레이아웃트 단면.
제2(a)도 내지 제2(h)도는 본 발명의 실시예에 의해 DRAM셀의 제조단계를 제1도의 A-A'를 따라 도시한 단면도.
제3(a)도 내지 제3(h)도는 본 발명의 실시예에 의해 DRAM셀의 제조단계를 제1도의 B-B'를 따라 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 소자분리 산화막
3 : 게이트 산화막 4 : 게이트 전극(워드라인)
5 : 마스크 옥사이드 6A : 스페이서 옥사이드
6B : BPSG층 7A 및 7B : 소오스 및 드레인
8B : 비트라인 8A : 폴리실리콘 패트
10 : 스페이서 옥사이드 11 : 전하저장 전극용 제1도전층
12 : 제1절연층 13A : 제1감광막 패턴
14A : 전하저장 전극용 제2도전층패턴 15 : 제2절연층
16A : 제2감광막 패턴 17A : 전하저장 전극용 제3도전층 패턴
18 : 제3감광막 패턴 19 : 유전체막
20A : 플레이트 전극용 도전층 25 : 전하저장전극
35 : 홈 45 : 터널형태의 관통홀
50 : 액티브 마스크 60 : 워드라인 마스크
70 : 비트라인 마스크 80 : 비트라인 콘택마스크
90 : 전하저장전극 마스크 100 : 전하저장 전극 콘택마스크
Claims (11)
- DRAM셀에 있어서, MOS 트랜지스터의 소오스 및 드레인에는 각각 폴리실리콘 패드가 형성되고, 비트라인을 폴리실리콘 패드를 통하여 소오스에 전기적으로 접속되고, 제1, 제2 및 제3도전층으로 구비되는 전하저장전극은 폴리실리콘 패드를 통하여 드레인에 전기적으로 접속되고, 전하저장전극의 제2도전층의 가장자리의 일정하부와 제2 및 제3도전층 사이에 형성된 터널형태의 관통홀 내부와 제3도전층의 전체상부 및 제1도전층 가장자리의 일정상부면에 유전체막이 형성되고, 상기 유전체막 상부면 전체에 플레이트 전극용 도전층이 형성되되 전하저장 전극의 제2 및·제3도전층의 터널형태의 관통홀 내부에도 플레이트 전극용 도전층이 채워진 구조가 이루어지는 것을 특징으로 하는 DRAM셀.
- 제1항에 있어서, 소자분리 산화막 상부에는 BPSG층이 채워져서 폴리실리콘 패드와 거의 평탄하게 형성된 것을 특징으로 하는 DRAM셀.
- 제1항에 있어서, 상기 전하저장 전극용 제2도전층과 제3도전층과 양측단부에서 접속되고 제2 및 제3도전층의 내측에서는 터널형태의 관통홀이 워드라인 방향으로 형성된 것을 특징으로 하는 DRAM셀.
- 제1항에 있어서, 상기 전하저장 전극의 제1, 제2 및 제3도전층의 패턴선폭은 비트라인 방향으로 드레인에 인접하는 게이트 전극의 외측단부 사이의 선폭으로 형성하는 것을 특징으로 하는 DRAM셀.
- 제1항에 있어서, 상기 비트라인은 전하저장전극 하부면에 형성하는 것을 특징으로 하는 DRAM셀.
- 제1항에 있어서, 상기 플레이트 전극용 도전층은 전하저장 전극의 제2 및 제3도전층 사이의 터널형태의 관통홀에 채워지고, 제3도전층 상부면과 제1도전층 일정상부면에 형성된 플레이트 전극용 도전층과 상호 접속된 것을 특징으로 하는 DRAM셀.
- DRAM 제조방법에 있어서, 실리콘 기판에 소자분리 산화막, 게이트전극, 소오스 및 드레인으로 구비되는 MOSFET를 각각 형성한다음, 소오스 및 드레인 상부에는 폴리실리콘 패드를 형성하는 단계와, 소오스 상부의 폴리실리콘 패드 상부에 비트라인을 형성하고 비트라인 주변에 절연층을 형성하는 단계와, 전하저장 전극용 제1도전층을 전체구조 상부에 증착하여 드레인 상부의 폴리실리콘 패드에 접속하고, 그상부에 제1절연층을 도포하고, 제1절연층 상부에 전하저장 콘택마스크 공정으로 드레인 상부의 제1절연층을 제거하는 단계와, 제1절연층 상부에 전하저장전극용 제2도전층을 증착하여 하부의 제1도전층에 접속하고, 그상부에 제2절연층을 도포한 다음, 예정된 패턴마스크 공정으로 드레인 상부에 예정부분의 제2절연층을 남겨두고 나머지는 제거하는 단계와, 제2절연층 상부에 전체적으로 전하저장 전극용 제3도전층을 증착하여 제2절연층 양측면에서 제2도전층과 상호접속시키는 단계와, 전하저장전극 마스크 공정으로 제3도전층과 제2도전층의 예정된 부분을 식각하여 제2 및 제3도전층 패턴을 형성하고, 제2 및 제3도전층 패턴사이의 제2절연층과 제1도전층 상부의 제2절연층을 습식식각으로 완전히 제거하는 단계와, 플라즈마 식각으로 제1도전층을 식각하여 제1, 제2 및 제3도전층 패턴으로 구비된 전하저장전극을 형성하는 단계와, 전하저장전극의 노출된 부분과 제2 및 제3도전층 패턴사이의 터널형태의 관통홀의 표면에 유전체막을 형성하고, 유전체막 상부에 플레이트 전극용 도전층을 형성하는 단계로 이루어지는 것을 특징으로 하는 DRAM셀 제조방법.
- 제7항에 있어서, MOSFET를 각각 형성한다음, 전체구조 상부에 BPSG층을 도포하여 평탄하게 형성하고, 소오스 및 드레인 상부의 BPSG층을 식각하여 소오스 및 드레인이 노출된 요홈을 형성하고, 이 요홈에 폴리실리콘 패드를 형성하는 것을 특징으로 하는 DRAM셀 제조방법.
- 제7항에 있어서, 비트라인 주변에 절연층을 형성하는 방법은, 비트라인 도전층과 마스크 옥사이드를 적층한 후 비트라인 마스크 공정으로 예정된 부분의 마스크 옥사이드 및 비트라인 도전층을 제거하여 비트라인을 형성하고, 비트라인 측면에 스페이서 옥사이드를 형성하는 것을 특징으로 하는 DRAM셀 제조방법.
- 제7항에 있어서, 제2절연층을 도포한다음 예정된 패턴마스크 공정은 제2도전층과 제3도전층 사이에서 워드라인 방향으로 소정간격의 터널형태의 관통홀을 형성하기 위해 제2절연층이 예정된 폭을 가지고 워드라인 방향으로 길게 남도록 하는 것을 특징으로 하는 DRAM셀의 제조방법.
- 제7항에 있어서, 상기 플라즈마 식각으로 제1도전층을 식각할때 전하저장 전극마스크 공정에 의해 형성된 제3도전층 패턴을 마스크층으로 사용하는 것을 특징으로 하는 DRAM셀 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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| KR940011806B1 KR940011806B1 (ko) | 1994-12-26 |
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Family Applications (1)
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1991
- 1991-12-28 KR KR1019910024882A patent/KR940011806B1/ko not_active IP Right Cessation
Also Published As
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|---|---|
| KR940011806B1 (ko) | 1994-12-26 |
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