KR930014972A - 고집적 소자의 콘택제조방법 - Google Patents
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Abstract
본 발명은 고집적 반도체 소자의 콘택제조방법에 관한 것으로, DRAM셀의 비트라인 및 전하저장전극을 MOS트랜지스터의 소오스 및 드레인에 콘택할 때 단차에 의한 콘택불량 또는 저항이 증대되는 것과 콘택홀 형성공정에서 공정마진이 작아서 워드라인 또는 비트라인이 손상을 입는 것을 방지하기 위하여 소오스 및 드레인 상부에 콘택패드를 형성하는 기술에 관한 것이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 적용하기 위한 DRAM셀의 레이아웃트 도면,
제2A도 내지 제2H도는 제1도의 A-A를 절단하여 본 발명의 콘택제조방법을 실시한 단면도,
제3A도 내지 제3D도는 제1도의 B-B를 절단하여 본 발명의 콘택제조방법을 실시한 단면도,
제4A도 내지 제4D도는 제1도의 C-C를 절단하여 본 발명의 콘택제조방법을 실시한 단면도.
Claims (6)
- DRAM셀의 비트라인 콘택 및 전하저장전극 콘택제조방법에 있어서, 실리콘 기판에 게이트전극(5), 소오스(2A) 및 드레인(2B)으로 구성되는 MOSFET를 형성하는 단계와, MOSFET의 게이트전극(5) 주변에 절연층을 형성하는 단계와, 소오스 및 드레인이 노출된 콘택홀(20)을 형성하는 단계와, 콘택홀의 소오스 및 드레인에 접속된 에정된 두께의 콘택패드(12A 및 12B)를 형성하는 단계와, 콘택패드에 각각 접속되는 비트라인(13A) 및 전하 저장전극(17)을 형성하는 단계로 이루어지는 것을 특징으로 하는 고집적 소자의 콘택제조방법.
- 제1항에 있어서, w기 MOSFET의 게이트전극 주변에 절연층을 형성하고, 소오스 및 드레인이 노출된 콘택홀을 형성하는 단계는, 상기 MOSFET를 포함하는 전체구조에 제1절연층(8)을 형성하고, BPSG층(9)을 평단하게 형성하고 에치백 공정으로 제1절연층(8) 상부표면이 충분하게 노출되게 BPSG층(9)을 식각하는 단계와, 그 상부에 제2절연층(9)을 형성하고 게이트전극 상부에 마스크 패턴공정으로 제2절연층 패턴(10A)을 형성하는 단계와, 제2절연층 측벽(10A)에 제3절연층 스페이서(11A)를 형성하는 단계와, 남아있는 BPSG을(9A)을 제거하고 블란켓 식각으로 노출된 제1절연층(8)을 식각하여 콘택홀을 형성하는 것을 특징으로 하는 고집적 소자의 콘택제조방법.
- 제2항에 있어서, 상기 제1, 제2, 제3절연층을 옥사이드층 또는 나이트라이트층인 것을 특징으로 하는 고집적 소자의 콘택제조방법.
- 제1항에 있어서, 상기 콘택패드(12A 및 12B)를 형성하는 단계는, 콘택홀(20)을 포함하는 전체구조 상부에 도프된 폴리실리콘층을 두껍게 증착한 다음, 에치백공정으로 예정된 두께를 식각하여 콘택홀(20)에 폴리실리콘층의 남은 것을 콘택패드로 형성하는 것을 특징으로 하는 고집적 소자의 콘택제조방법.
- 제1항에 있어서, 상기 콘택 패드를 형성한 다음 비트라인 도전층(13) 및 마스크 절연층(14)을 전체구조 상부에 적층하고 마스크 패턴 공정으로 비트라인(13A) 및 마스크 절연층 패턴(14A)을 형성하는 것을 특징으로 하는 고집적 소자의 콘택제조방법.
- 제1항에 있어서, 상기 비트라인 측벽에 절연층 스페이서를 형성한 다음, 전체구조 상부에 전하저장전극용도전층을 증착하여 전자저장 전극용 콘택패드(12B)에 접속한 다음 마스크 패턴 공정으로 전하저장전극을 형성하는 것을 특징으로 하는 고집적 소자의 콘택제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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1991
- 1991-12-14 KR KR1019910022977A patent/KR950012033B1/ko not_active IP Right Cessation
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