KR100268796B1 - 반도체소자 제조방법 - Google Patents

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Abstract

본 발명은 고집적 반도체소자 제조방법에 관한 것으로, 특히, 콘택제조시 폴리실리콘 콘택패드를 이용하되 폴리실리콘 콘택패드의 측벽에 폴리실리콘 스페이서를 형성함으로써 후공정에서 폴리실리콘 스페이서만큼 공정마진을 여유있게 확보하도록 하는 반도체소자 제조방법에 관한 것이다.

Description

반도체소자 제조방법
제1도는 종래기술에 의해 폴리실리콘 패드를 이용하여 콘택시킨 반도체소자의 단면도.
제2도는 본 발명에 의해 폴리실리콘 패드를 이용하여 콘택시킨 반도체 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 소오스/드레인
3 : 소자분리막 4 : 게이트 폴리
5 : 절연막 마스크 6 : 절연막 스페이서
7 : 콘택패드 8 : 제1절연막
9 : 비트라인 11 : 제2절연막
12 : 제3절연막 13 : 저장전극
14 : 폴리실리콘 스페이서
본 발명은 고집적 반도체소자 제조방법에 관한 것으로, 특히, 콘택제조시 폴리실리콘 콘택패드를 이용하되 폴리실리콘 콘택패드의 측벽에 폴리실리콘 스페이서를 형성함으로써 후공정에서 폴리실리콘 스페이서만큼 공정마진을 여유있게 확보하도록 하는 반도체소자 제조방법에 관한 것이다.
디램(DRAM)소자가 발전함에 따라 셀의 면적이 점점 작아지고 그에따라 셀에서 콘택을 형성하는데 사용되는 면적도 점점 작아짐으로써 셀프얼라인 콘택(Self Aligned Contact)의 중요성도 점차 커지고 있다.
그러나, 디램에서 비트라인 콘택과 저장전극의 콘택을 동시에 셀프얼라인 콘택으로 만들기가 현실적으로는 매우 어려운 상황이다. 이를 해결하기 위한 방법중의 하나로서 폴리실리콘 콘택패드를 사용하여 콘택형성시 공정마진을 증대시키는 방법이 대두되었는데 제1도를 참조하여 설명하기로 한다.
제1도는 디램셀에서 저장전극(13)과 비트라인(9)을 콘택패드(7)를 통해 실리콘기판(1)의 소오스/드레인(2)에 각각 콘택한 것을 도시한 단면도로서, 실리콘기판(1)에 소자분리막(3), 소오스/드레인(2)이 각각형성되고, 그 상부에 게이트 산화막(10), 게이트폴리(4) 및 절연막마스크(5), 절연막 스페이서(6)가 형성되고, 소오스/드레인(2)에 접속된 콘택패드(7)가 형성되고, 제1절연층(8)에 형성된 콘택홀을 통해 비트라인(9)이 상기 콘택패드(7)에 접속되고, 제3절연층(12)과 제1절연층(8)에 형성된 콘택홀을 통해 저장전극(13)이 상기 콘택패드(7)에 접속된다. 이때 이웃하는 콘택패드(7) 사이의 간격이 리소그라피 기술을 형성할 수 있는 패소패턴간격(A)로 형성된다.
그러나, 제1도에 도시된 바와같이 비트라인(9)과 저장전극(13)을 소오스/드레인(2)에 콘택할때 폴리실리콘 콘택패드(7)를 추가로 형성하여도 실제로 콘택마스크를 콘택패드에 배열할 때 공정마진을 크게 증대되지는 않는다.
따라서, 본 발명은 폴리실리콘 콘택패드의 측면에 폴리실리콘 스페이서를 형성하여 폴리실리콘 스페이서만큼 넓어진 콘택패드에 저장전극 또는 비트라인을 접속시키므로써 콘택마스크의 얼라인마진(Alignment Margin)과 오버랩마진을 증가시키도록 하는데 그 목적이 있다.
본 발명에 의하면 폴리실리콘 콘택패드의 간격을 리소그라피 기술로 형성할 수 있는 최소간격으로 할 수 있으며, 마스크상에서 콘택의 크기를 크게할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2도는 본 발명에 의해 디램셀의 저장전극과 비트라인을 소오스/드레인에 콘택한 것을 도시한 단면도로서, 공지의 기술로 실리콘기판(1)에 소자분리막(3), 게이트 산화막(10), 게이트폴리(4), 절연막 마스크(5), 절연막 스페이서(6) 및 소오스/드레인(2)을 각각 형성한 다음, (여기서 주지할 점은 절연막 스페이서를 형성할 때 소오스/드레인(2)이 노출되는 콘택홀이 형성된다) 폴리실리콘층을 예를들어 100~3000Å의 두께로 증착하고 패턴공정으로 폴리실리콘층을 일정부분 식각하여 소오스/드레인(2)에 접속되는 폴리실리콘 콘택패드(7)를 형성하고, 다시 폴리실리콘을 증착한후 이 폴리실리콘층을 전면 식각하여 폴리실리콘 콘택패드(7) 측면에 폴리실리콘 스페이서(14)를 형성하고, 공지의 기술로 제1절연막(8), 비트라인(9), 제2절연막(11), 저장전극(13)을 형성하되 비트라인(9)과 저장전극(13)을 제1절연막(8) 또는 제1,제2절연막(8,11)에 형성된 콘택홀을 통해 폴리실리콘 콘택패드(7)에 접속시킨 것을 도시한다.
폴리실리콘 콘택패드 측벽에 폴리실리콘 스페이서를 형성하게 되면 이웃하는 폴리실리콘 콘택패드의 간격을 광 리소그라피 기술로 형성할 수 있는 최소간격보다 작은간격(B)로 형성할 수 있다.
따라서 폴리실리콘 콘택패드의 면적을 종래의 방법보다 폴리실리콘 스페이서 폭만큼 크게할 수 있으며, 이것을 이용하면 셀프얼라인 방법을 이용하지 않고도 콘택마스크의 정렬마진(Alingment Margin) 또는 오버랩마진을 증가시킬 수 있고 콘택의 크기도 크게할 수 있다.
또한, 본 발명에 의한 콘택형성기술은 종래의 콘택형성기술에 비해 큰 변화없이 제작이 가능하며 종래에 사용하는 공정기술을 그대로 사용할 수 있다.
본 발명을 여기에서는 디램셀에 적용하였으나 다른 반도체소자의 콘택제조방법에도 적용할 수 있다.
콘택패드를 종래의 방법으로 형성되는 것보다 폴리실리콘 스페이서 폭만큼 크게 형성하는 본 발명의 다른 실시예는 콘택패드용 폴리실리콘층을 소오스/드레인이 노출된 콘택홀 상부에 증착하고, 그 상부에 콘택패드 마스크용 감광막패턴을 형성하고, 경화시킨 다음, 전체적으로 절연막 예를들어 산화막을 100~3000Å의 두께로 형성하고, 다시 이 절연막을 전면 식각하여 감광막패턴 측벽에 절연막 스페이서를 형성하고, 상기 감광막패턴과 절연막 스페이서를 마스크로 콘택패드용 폴리실리콘층을 식각하면 절연막 스페이서 폭만큼 넓어진 콘택패드를 형성할 수 있다.
상이한 본 발명에 의하면 콘택패드의 면적이 종래의 방법보다 크게되어 콘택패드를 노출시키는 콘택홀 제조시 콘택의 정렬마진 또는 오버랩 마진을 증가시켜 공정의 여유를 증가시킬 수 있다. 그로인하여 반도체소자 제조공정을 용이하게 해주므로써 생산성을 높일 수 있는 효과가 있다.

Claims (5)

  1. 디램셀의 비트라인과 저장전극을 콘택패드를 통해 소오스/드레인에 접속되는 반도체소자 제조방법에 있어서, 게이트폴리와는 절연되고,소오스/드레인에 접속되는 다수의 콘택패드를 형성하는 공정과, 상기 콘택패드를 포함한 전체표면상부에 스페이서용 폴리실리콘층을 증착하고 전면식각하여 콘택패드 측벽에 폴리실리콘 스페이서를 형성하는 공정과, 전면에 걸쳐 절연층을 형성하고, 콘택패드가 노출되는 콘택홀을 형성한 다음, 비트라인 또는 저장전극을 상기 콘택패드에 접속시키는 공정을 포함하는 반도체소자 제조방법.
  2. 제1항에 있어서, 상기 콘택패드를 형성하기 위해 콘택패드용 폴리실리콘층 상부에 감광막패턴을 형성하고 이를 경화시킨 다음, 상기 감광막패턴 측벽에 절연막 스페이서를 형성하고, 상기 절연막 스페이서와 감광막패턴을 마스크로하여 콘택패드용 폴리실리콘층을 식각함으로써 절연막 스페이서의 폭만큼 공정마진이 증가된 콘택패드를 형성하는 반도체소자 제조방법.
  3. 제1항에 있어서, 상기 스페이서용 폴리실리콘층의 두께는 100~3000Å인 것을 특징으로 하는 반도체소자 제조방법.
  4. 제2항에 있어서, 상기 스페이서용 절연막 두께는 100~3000Å인 것을 특징으로 하는 반도체소자 제조방법.
  5. 제1항 또는 제2항중 어느 한항에 있어서, 상기 콘택패드와 이웃하는 콘택패드 간의 간격은 광리소그라피 기술로 형성할 수 있는 최소 패턴간격인 것을 특징으로 하는 반도체소자 제조방법.
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* Cited by examiner, † Cited by third party
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JPH04144238A (ja) * 1990-10-05 1992-05-18 Nippon Steel Corp Ｍｏｓ型半導体装置

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