KR930006134B1 - 반도체 소자의 콘택 제조방법 - Google Patents
반도체 소자의 콘택 제조방법 Download PDFInfo
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Abstract
내용 없음.
Description
제1a 내지 d도는 본 발명의 제1실시예를 따라 전하보존전극을 소오스에 콘택하는 제조단계를 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 소자분리 절연막
3 : 소오스 3' : 드레인
4 : 게이트 산화막 5 : 게이트 전극
6 : 제1절연층 7 : 제1실리콘층
8 : 제2절연층 9 : 스페이서 제2실리콘층
10 : 제3실리콘층 10A : 전하보존전극
11 : 유전체막 12A : 플레이트전극
20 : 콘택홀
본 발명은 고집적 반도체 소자의 콘택 제조방법에 관한 것으로, 특히 콘택마스크를 사용하여 도전층 패턴을 형성하고, 도전층 패턴 측벽에 스페이서 도전층을 형성하여 이 도전층 패턴 및 스페이서 도전층을 마스크로 사용함으로서 콘택홀 면적을 최소화시켜 고집적화에 기여할 수 있는 반도체 소자의 콘택 제조방법에 관한 것이다.
일반적으로 반도체 소자의 콘택을 제조하는 방법은 소정의 패턴된 제1도전층 상부에 절연층이 형성되고 이 절연층의 소정부분을 제거한다음 상부에 제2도전층을 형성하여 상기 제1도전층에 콘택한다. 상기의 제1도전층은 예를들어 실리콘 기판 상부에 형성된 확산영역, 게이트 전극, 연결용 금속층등으로 될수 있다. 상기의 절연층에 소정부분 제거하기 위해서는 제조공정상 제1도전층의 패턴마스크와 콘택마스크를 일정한 설계규칙(Design Rule)에 의해 배열한 후 식각공정을 진행해야 한다.
반도체 소자의 콘택 제조방법의 1실시예로서 MOSFET의 소오스에 전하보존전극을 콘택하는 것을 설명하기로 한다. 반도체 기판 상부에 MOSFET의 게이트전극, 소오스 및 드레인을 각각 형성한 다음, 전체적으로 절연층을 형성하고 소오스 상부의 절연층을 식각하여 콘택홀을 형성할때 게이트 전극 측면과 콘택마스크 일측면 사이에는 일정거리(Misalignment tolerance+Insulation length)를 이격시켜야 한다.
그러나, 반도체 소자의 고집화에 따라 소오스 전극을 이웃으로 하는 게이트 전극들의 간격이 최소화됨에 따라 상기와 같은 제조방법으로 콘택을 제조하는 것을 한계에 도달하게 된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 게이트 전극 측면과 콘택마스크의 일측면 사이의 일정거리를 이격시키지 않고 콘택홀을 형성하는 반도체 소자의 콘택 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의하면 소정의 도전층 상부에 제1절연층, 제1실리콘층 및 제2절연층을 순차적으로 형성한 다음, 콘택마스크를 이용하여 상기 제2절연층 및 제1실리콘층의 소정부분을 제거하여 제1실리콘층 패턴을 형성하는 단계와, 상기 제2절연층을 포함하는 전체 상부에 제2실리콘층을 침착하고 비등방성식각에 의해 제2실리콘층을 에치백함으로서 제1실리콘층 패턴 측벽에 스페이서 제2실리콘층을 형성하는 단계와, 상기 제1실리콘층 패턴 및 스페이서 제2실리콘층을 콘택홀 형성 마스크로 사용하여, 노출된 제1절연층 및 제2절연층을 식각하고 소정의 도전층이 노출된 콘택홀을 형성하는 단계와, 상기 제1실리콘층 패턴 및 스페이서 제2실리콘층 상부에 제3실리콘층을 침착하여 도전층에 제3실리콘층을 콘택하는 공정단계로 이루어지는 것을 특징으로 한다.
이하 첨부된 도면을 참고하여 본 발명을 상세히 설명하면 다음과 같다.
참고로 이하에서는 편의상 적층캐패시터의 전하보존전극을 소오스 전극에 접속시키는 방법에 본 발명의 기술을 적용한 것을 도면에 설명하였지만 본 발명의 콘택방법은 반도체 소자의 다른 콘택에도 이용할 수 있는 것이다.
제1a 내지 d도는 본 발명의 제1실시예에 의해 전하보존전극을 소오스에 콘택하는 제조방법을 도시한 단면도이다.
제1a도는 반도체 기판(1) 일정부분에 소자분리 산화막(2)을 형성하고, 게이트 산화막(4), 게이트 전극(5), 소오스(3), 드레인(3')을 형성한후, 전체적으로 제1절연층(6)(예를들어 산화막), 제1실리콘층(7) 및 제2절연층(8)(예를들면 산화막)을 순차적으로 지정된 두께 만큼 형성한 상태의 단면도이다. 상기 제2절연층(8)을 필수적으로 형성하지 않아도 본 발명의 제조방법은 가능하다.
제1b도는 콘택마스크(도시않됨)을 이용하여 소오스(3) 상부의 제2절연막(8)과 제1실리콘층(7)을 식각하여 패턴 제1실리콘층(7A)을 형성한다음 남아있는 제2절연막(8) 및 노출된 제1절연막(6)상부에 제2실리콘층(9)을 형성하고 비등방성 식각으로 상기 제2실리콘층(9)을 식각하여 패턴된 제1실리콘층(7A) 측벽에 스페이서 제2실리콘층(9A)를 형성한 상태의 단면도이다. 여기에서 주재해야 할것은 콘택마스크에 의해 패턴된 제1실리콘층(7A)간의 간격은 광리소그라피 기술로 형성되는 최소선폭으로 할수 있으며, 패턴된 제1실리콘층(7A)의 내측면의 폭은 소오스(3) 상부의 게이트 전극(5)의 내측면과 일치되나 스페이서 제2실리콘층(9A)에 의해 게이트 전극(5) 내측면 간의 폭보다 좁게되는 것을 알수 있다.
제1c도는 상기 공정후 상기 패턴된 제1실리콘층(7A) 및 스페이서 제2실리콘층(9A)을 마스크로 한상태에서 노출된 제2절연막(8) 및 제1절연막(6)을 비등방성 식각에 의해 제거하여 소오스(3)를 노출시키는 콘택홀(20)을 형성한다음, 상기 콘택홀(20)을 포함하는 전체에 제3실리콘층(10)을 형성하여 소오스(3)에 콘택시킨 상태의 단면도이다.
제1d도는 상기 패턴된 제1실리콘층(7A) 및 제3실리콘층(10)을 전하보존전극 마스크(도시않됨)을 이용하여 패턴된 제1실리콘층(7A), 도전체 스페이서(9A) 및 제3실리콘층(10)으로 된 전하보존전극(10A)을 형성한다음, 캐패시터 유전체막(11) 및 프레이트 전극(12A)을 형성한 상태의 단면도이다.
본 발명의 제1실시예는 이웃하는 게이트 전극과 게이트 전극간의 간격을 광리소그라피 기술로 형성할 수 있는 최소선폭을 형성하는 동시에 상기 게이트 전극 상부의 전하보존전극을 게이트전극 사이의 소오스에 콘택시킬 수 있다.
본 발명의 제2실시예로 소정의 도전층 상부에 절연층(예를들어 산화막) 및 제1실리콘층을 형성하고 콘택마스크를 이용하여 상기 제1실리콘층의 소정부분을 제거하여 제1실리콘층 패턴을 형성하는 단계와, 여기에서 제1실리콘층 상부에 얇은 두께의 제2절연층(예를들어 산화막)을 형성하여 스페이서 제2실리콘층 형성시 식각베리어층으로 사용할 수도 있다.
상기 제1실리콘층 패턴 상부에 제2실리콘층을 침착하고 비등방성 식각에 의해 제2실리콘층을 에치 백(etch back)함으로서 제1실리콘층 패턴 측벽에 스페이서 제2실리콘층을 형성하는 단계와, 상기 제1실리콘층 패턴과 스페이서 제2실리콘층을 마스크로 사용하여 노출된 절연층을 식각하고 도전층이 노출된 콘택홀을 형성하는 단계와, 상기 제1실리콘층 패턴과 스페이서 제2실리콘층 상부에 제3실리콘층을 침착하여 도전층에 제3실리콘층을 콘택하는 공정을 실시하여 반도체 소자에 적용할 수 있다. 이러한 본 발명의 제2실시예는 콘택홀의 면적을 최소화 할수 있다.
상기한 바와같이 본 발명에 의하면 콘택되는 면적을 최소화 할수 있어서 집적도를 향상시킬 수 있다.
Claims (6)
- 반도체 소자의 콘택 제조방법에 있어서, 소정의 도전층 상부에 제1절연층, 제1실리콘층 및 제2절연층을 순차적으로 형성한다음, 콘택마스크를 이용하여 상기 제2절연층 및 제1실리콘층의 소정부분을 제거하여 제1실리콘층 패턴을 형성하는 단계와, 상기 제2절연층을 포함하는 전체 상부에 제2실리콘층을 침착하고 비등방성식각에 의해 제2실리콘층을 에치백함으로서 제1실리콘층 패턴 측벽에 스페이서 제2실리콘층을 형성하는 단계와, 상기 제1실리콘층 패턴 스페이서 제2실리콘층을 콘택홀 형성 마스크로 사용하여, 노출된 제1절연층 및 제2절연층을 식각하고 소정의 도전층이 노출된 콘택홀을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 콘택 제조방법.
- 제1항에 있어서, 상기 콘택홀을 형성하는 단계후에 상기 제1실리콘층 패턴 및 스페이서 제2실리콘층 상부에 제3실리콘층을 침착하여 도전층에 제3실리콘층을 콘택하는 공정단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 제조방법.
- 반도체 소자의 콘택제조방법에 있어서, 소정의 도전층 상부에 절연층, 제1실리콘층을 순차적으로 형성한다음 콘택마스크를 이용하여 상기 제1실리콘층의 소정부분을 제거하여 제1실리콘층 패턴을 형성하는 단계와, 상기 제1실리콘층 패턴 상부에 제2실리콘층을 침착하고 비등방성식각에 의해 제2실리콘층을 에치백함으로서 제1실리콘층 패턴 측벽에 스페이서 제2실리콘층을 형성하는 단계와, 상기 제1실리콘층 패턴 및 스페이서 제2실리콘층을 콘택홀 형성 마스크로 사용하여, 노출된 절연층을 식각하고 소정의 도전층이 노출된 콘택홀을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 콘택 제조방법.
- 제3항에 있어서, 상기 콘택홀을 형성하는 단계후에 상기 제1실리콘층 패턴 및 스페이서 제2실리콘층 상부에 제3실리콘층을 침착하여 도전층에 제3실리콘층을 콘택하는 공정단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 제조방법.
- DRAM셀을 형성하기 위해 전하보존전극을 소오스에 콘택하는 제조방법에 있어서, 반도체 기판 상부에 소자분리 절연막, 게이트 산화막 게이트전극, 소오스 및 드레인을 형성하고 전체적으로 제1절연층 및 제1실리콘층을 순차적으로 형성하는 단계와, 콘택마스크를 이용하여 소오스 상부에 제1절연층 및 제1실리콘층을 제거하여 제1절연층 패턴 및 제1실리콘층 패턴을 형성하는 단계와, 상기 제1절연층 패턴을 포함하는 전체 상부에 제2실리콘층을 침착한후 비등방성 식각으로 에치백하여 제1실리콘층 패턴 측벽에 스페이서 제2실리콘층을 형성하는 단계와, 상기 제1실리콘층 패턴 및 스페이서 제2실리콘층을 마스크로 사용하고 노출된 제1절연층 및 제2절연층을 식각하여 소오스가 노출된 콘택홀을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 콘택 제조방법.
- 제5항에 있어서, 상기 콘택홀을 형성하는 단계후에 제1실리콘층 패턴, 스페이서 제2실리콘층 및 소오스 상부에 제3실리콘층을 침착하여 소오스에 콘택한다음, 전하보존전극 마스크층을 사용하여 제1실리콘층 패턴 및 제3실리콘층의 소정부분을 전하보존전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 제조방법.
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