KR100257753B1 - 반도체 장치의 콘택 패드 형성방법 - Google Patents
반도체 장치의 콘택 패드 형성방법 Download PDFInfo
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Abstract
본 발명은 반도체 제조 분야에 관한 것으로, 특히 자기정렬 콘택의 오버랩 마진 확보를 위한 콘택 패드 형성방법에 관한 것이다. 본 발명은 자기정렬 콘택 형성을 위한 콘택 패드의 후속 자기정렬 콘택과의 오버랩 마진을 향상시키는 반도체 장치의 콘택 패드 형성방법을 제공하는데 그 목적이 있다. 이를 위하여 본 발명으로부터 제공되는 특징적인 반도체 장치의 콘택 패드 형성방법은 반도체 기판 상에 그 측벽 및 그 상부가 절연된 게이트 전극을 형성하는 단계; 체구조 상부에 전도막을 형성하고 이를 패터닝하여 상기 게이트 전극 사이의 간극을 매립하되, 소정 두께의 측벽을 가진 콘택 패드를 형성하는 단계; 및 상기 콘택 패드의 상기 측벽 부분에 전도막 스페이서를 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 제조 분야에 관한 것으로, 특히 자기정렬 콘택의 오버랩 마진 확보를 위한 콘택 패드 형성방법에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라 반도체 장치의 다층화는 필수적인 사항이 되어 있으며, 각 층을 이루는 각종 패턴의 미세화도 가속화되고 있다. 이에 따라 일반적인 리소그래피 공정으로는 층간의 정확한 중첩 정확도를 확보하기가 어렵다. 특히, 이러한 리소그래피 공정의 한계에 의해 콘택 형성시 도전층간의 단락이 발생하는 문제점을 극복하기 위한 많은 연구·개발이 진행되어 왔다.
최근에는 이러한 추세에 부응하여 하부층의 토폴로지(topology) 및 절연막간의 식각 선택비를 이용하여 콘택 형성시의 마진을 확보하고자 하는 자기정렬 콘택(self-aligned contact) 기술이 일반화되고 있다. 이러한 자기정렬 콘택홀 공정은 통상적으로 공정 마진 향상을 위한 콘택 패드 공정을 포함하는데, 자기정렬 콘택의 오버랩 마진을 더욱 향상시키기 위해서는 패드층과 패드층간의 간극이 좁아져야 한다. 그러나, 이처럼 패드층과 패드층간의 간극을 미세하게 형성하고자 할 때에도 역시 리소그래피 공정의 한계에 직면하게 된다.
본 발명은 자기정렬 콘택 형성을 위한 콘택 패드의 후속 자기정렬 콘택과의 오버랩 마진을 향상시키는 반도체 장치의 콘택 패드 형성방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1c는 본 발명의 일실시예에 따른 반도체 장치의 콘택 패드 형성 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 기판 11 : 게이트 산화막
12 : 게이트 전극 13 : 산화막 스페이서
14 : 질화막 15 : 콘택 패드
16 : 폴리실리콘막 스페이서
본 발명으로부터 제공되는 특징적인 반도체 장치의 콘택 패드 형성방법은 반도체 기판 상에 그 측벽 및 그 상부가 절연된 게이트 전극을 형성하는 단계; 전체구조 상부에 전도막을 형성하고 이를 패터닝하여 상기 게이트 전극 사이의 간극을 매립하되, 소정 두께의 측벽을 가진 콘택 패드를 형성하는 단계; 및 상기 콘택 패드의 상기 측벽 부분에 전도막 스페이서를 형성하는 단계를 포함하여 이루어진다.
즉, 본 발명은 콘택 패드 형성후, 콘택 패드 측벽 부분에 전도막의 스페이서 패턴을 더 형성함으로써 전도막 스페이서의 폭 만큼의 공정 마진을 확보하는 기술이다.
이하, 첨부된 도면을 참조하여 본 발명을 상술한다.
첨부된 도면 도 1a 및 도 1c는 본 발명의 일실시예에 따른 반도체 장치의 콘택 패드 형성 공정을 도시한 것이다. 본 발명의 일실시예에 따른 콘택 패드 형성 공정은 다음과 같다.
우선, 도 1a에 도시된 바와 같이 소정의 하부층 공정을 마친 실리콘 기판(10) 상에 게이트 산화막(11) 및 게이트 전극(12)을 형성한다. 이때, 게이트 전극(12)은 그 측벽에 스페이서 산화막(13)을 구비하며, 그 상부에 질화막(14)을 구비하여 절연 및 식각 방지되고 있다.
다음으로, 도 1b에 도시된 바와 같이 전체구조 상부에 제1 폴리실리콘막을 증착하고, 이를 패터닝하여 콘택 패드(15)를 형성한다. 여기서, 콘택 패드(15)의 패터닝을 위한 마스크 공정에서 이웃하는 콘택 패드(15) 간의 브릿지가 일어나지 않도록 충분한 마진을 가지도록 하며, 식각 공정은 하부층인 질화막(14) 및 산화막 스페이서(13)에 대한 충분한 식각 선택비를 가지는 공정조건을 선택한다. 낮은 음전극 온도에서 진행할 경우, 질화막(14) 및 산화막 스페이서(13)에 대한 식각 선택비를 높일 수 있다.
계속하여, 도 1c에 도시된 바와 같이 전체구조 상부에 제2 폴리실리콘막을 증착하고, 이를 비등방성 전면 식각하여 콘택 패드(15)의 양 측벽 부분에 폴리실리콘막 스페이서(16)를 형성한다. 이때, 제2 폴리실리콘막의 두께는 폴리실리콘막 스페이서(16) 형성시 콘택 패드(15) 간의 브릿지가 일어나지 않을 수 있는 두께까지 증가시킬 수 있으며, 전면 식각시 낮은 음전극 온도에서 진행하여 질화막(14) 및 산화막 스페이서(13)에 대한 식각 선택비를 높일 수 있다.
이후, 전체구조 상부에 층간 절연막을 증착하고, 콘택 패드(15)에 콘택되는 자기정렬 콘택을 이룬다.
상기한 공정을 통하여 자기정렬 콘택 공정시 폴리실리콘막 스페이서(16)의 폭 만큼의 오버랩 마진을 더 확보할 수 있게 된다.
상기한 일실시예에서 제1 및 제2 폴리실리콘막은 이온주입 방식 또는 인-시츄(in-situ) 방식을 사용하여 전도성을 확보할 수 있으며, 콘택 패드는 다른 전도막을 사용하여 형성할 수도 있다.
본 발명의 다른 실시예는 상술한 일실시예에서 폴리실리콘막 스페이서를 대신하여 텅스텐(W)막 또는 텅스텐 실리사이드막(WSiX)을 사용한 스페이서를 형성하는 것이다. 텅스텐은 비저항이 낮기 때문에 접촉 면적에 따른 콘택 저항의 변화에 둔감한 이점이 있다. 본 발명의 다른 실시예에서도 콘택 패드는 폴리실리콘막을 비롯한 다른 전도막을 사용하여 형성할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서와 같이 본 발명은 자기정렬 콘택 공정시 전도막 스페이서의 폭 만큼의 오버랩 마진을 더 확보할 수 있어 자기정렬 콘택 공정의 안정성을 향상시키며, 이를 통해 고집적 반도체 장치의 조기 개발에 기여할 수 있다.
Claims (4)
- 반도체 기판 상에 그 측벽 및 그 상부가 절연된 게이트 전극을 형성하는 단계;전체구조 상부에 전도막을 형성하고 이를 패터닝하여 상기 게이트 전극 사이의 간극을 매립하되, 소정 두께의 측벽을 가진 콘택 패드를 형성하는 단계; 및상기 콘택 패드의 상기 측벽 부분에 전도막 스페이서를 형성하는 단계를 포함하여 이루어진 반도체 장치의 콘택 패드 형성방법.
- 제 1 항에 있어서,상기 전도막 스페이서가폴리실리콘막, 텅스텐막, 텅스텐 실리사이드막 중 어느 하나로 이루어진 반도체 장치의 콘택 패드 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 전도막이폴리실리콘막인 반도체 장치의 콘택 패드 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 게이트 전극이그 측벽 및 그 상부에 산화막 스페이서 및 질화막을 구비하는 반도체 장치의 콘택 패드 형성방법.
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