KR20000042460A - 반도체소자의 비트라인 콘택 형성방법 - Google Patents

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Abstract

본 발명은 반도체기판상에 질화막 하드마스크를 이용하여 워드라인을 형성하는 단계와, 상기 워드라인이 형성된 반도체기판상에 절연막을 형성하는 단계, 상기 절연막을 선택적으로 식각하여 반도체기판의 셀영역의 소정부분에 비트라인 및 커패시터 콘택 플러그 형성을 위한 콘택홀을 형성하는 단계, 상기 콘택홀내에 도전성 플러그를 형성하는 단계, 기판 전면에 질화막을 형성하는 단계, 셀영역 마스크를 이용하여 반도체기판 소정영역에 해당하는 주변회로영역에 형성된 상기 질화막을 선택적으로 제거하는 단계, 기판 전면에 산화막을 형성하는 단계, 셀영역과 주변회로영역의 비트라인 콘택이 형성될 영역에 해당하는 상기 산화막 부분을 식각하는 단계, 및 상기 산화막의 식각에 의해 노출되는 상기 질화막 부분을 식각하여 셀영역과 주변회로의 비트라인 콘택을 동시에 형성하는 단계를 포함하여 구성되는 반도체소자의 비트라인 형성방법을 제공함으로써 비트라인콘택 형성시 두 번의 임계마스크를 사용해야 하는 것을 마스크를 하나 줄이고 전후공정에서 사용하는 셀 마스크(비임계 마스크)를 사용함으로써 마스크 제작 추가비용을 절감시키며, 공정이 보다 쉽게 진행되도록 하여 반도체 집적소자의 생산비용을 감소시킨다.

Description

반도체소자의 비트라인 콘택 형성방법
본 발명은 반도체소자의 비트라인 콘택 형성방법에 관한 것으로, 특히 산화막과 질화막의 선택비를 이용하여 셀영역과 주변회로상의 비트라인 콘택을 동시에 형성하는 비트라인 콘택 형성방법에 관한 것이다.
기존의 워드라인 하드마스크로서 산화막(2)을 사용하여 비트라인 콘택을 형성한 단면과, 워드라인 하드마스크로서 질화막(7)을 사용하여 비트라인콘택을 형성한 단면을 각각 도 1a와 1b에 나타내었다. 도 1a를 참조하면, 셀영역의 폴리실리콘 플러그(4) 상부와 주변영역의 활성영역과 워드라인(1) 상부의 세부분 모두에 산화막(2)만이 존재하기 때문에 비트라인 콘택을 동시에 형성할 수 있다. 그러나 도 1b를 참조하면, 셀영역의 폴리실리콘 플러그(4)와 주변영역의 활성영역위에는 산화막(2)만 있고 질화막은 없지만, 주변영역의 워드라인 위에는 산화막(2)과 하드마스크인 질화막(7)이 있기 때문에 종래와 같은 방법으로는 비트라인콘택을 상기 세 부분에 동시에 형성하는 것이 어렵게 된다. 그러므로 워드라인 하드마스크로 질화막을 사용할 경우에는 비트라인 콘택을 형성하기 위하여 다른 공정을 적용해야만 한다. 도 1에서 미설명부호 3은 스페이서 질화막, 5는 절연막, 6은 비트라인 콘택 마스크를 각각 나타낸다.
상기 세 부분에 비트라인콘택을 형성하기 위해서는 여러가지 방법이 있을 수 있는데, 그중에서 쉽게 생각해 볼 수 있는 공정으로 임계 마스크(critical mask)를 두번 사용하는 공정을 도 2a 내지 2d 및 도 3a 내지 3d에 나타내었다.
먼저, 도 2a를 참조하면, 워드라인(1)을 질화막 하드마스크(7)을 이용하여 형성한 후, 스페이서 질화막(3)과 절연막(5)을 형성하고, 포토레지스트패턴(8)을 이용하여 셀영역에 비트라인 및 커패시터 콘택 플러그 형성을 위한 콘택홀을 형성한 다음, 도 2b에 나타낸 바와 같이 다시 포토레지스트패턴(9)을 이용하여 주변회로영역의 워드라인 위에 비트라인 콘택 플러그 형성을 위한 콘택홀을 형성한다.
이어서 도 2c를 참조하면, 도핑된 폴리실리콘을 상기 콘택홀이 매립되도록 기판상에 증착한 후, 에치백 또는 CMP에 의해 평탄화하여 상기 콘택홀내에 폴리실리콘 플러그(4)를 형성한다.
다음에 도 2d를 참조하면, 상기 기판상에 절연막(10)을 형성한 후, 소정의 포토레지스트패턴(11)을 이용하여 셀영역과 주변회로영역에 비트라인콘택을 형성한다.
이 방법은 셀영역과 주변회로영역의 비트라인 콘택을 동시에 형성하기는 하나, 셀영역의 비트라인과 커패시터 콘택플러그 식각후, 주변회로영역의 워드라인위에 비트라인 콘택플러그 형성을 위한 임계 마스크를 사용하고, 그 다음에 셀영역과 주변회로영역의 비트라인콘택 형성을 위한 또 다른 임계 마스크를 사용하므로 서로 다른 비트라인 콘택 마스크를 두 번 사용해야 하는 단점이 있다.
다음에 도 3a 내지 3d에 나타낸 방법을 살펴 본다. 먼저 도 3a를 참조하면, 워드라인(1)을 질화막 하드마스크(7)을 이용하여 형성한 후, 스페이서 질화막(3)과 절연막(5)을 형성하고, 포토레지스트패턴(8)을 이용하여 셀영역에 비트라인 및 커패시터 콘택 플러그 형성을 위한 콘택홀을 형성한 다음, 도 3b에 나타낸 바와 같이 기판 전면에 도핑된 폴리실리콘을 증착하고 에치백 또는 CMP에 의해 평탄화하여 상기 콘택홀내에 폴리실리콘 플러그(4)를 형성한다.
다음에 도 3c를 참조하면, 상기 기판상에 절연막(10)을 형성한 후, 소정의 포토레지스트패턴(12)을 이용하여 셀영역의 폴리실리콘 플러그(4)위와 주변회로영역의 활성영역위에 비트라인콘택을 형성한 다음, 도 3d에 나타낸 바와 같이 포토레지스트 패턴(13)을 이용하여 주변회로영역의 워드라인위에 비트라인콘택을 형성한다.
이 방법은 셀영역의 폴리실리콘 플러그와 주변회로영역의 활성영역위에 비트라인콘택 형성을 위한 임계마스크를 사용한 후, 주변회로의 워드라인위에 비트라인콘택 플러그 형성을 위한 또 다른 임계마스크를 사용하므로 서로 다른 비트라인 콘택마스크를 두 번 사용한다는 단점이 있다.
상기 두 방법 모두 셀영역에 비트라인 및 커패시터 콘택 식각후, 두 번의 임계마스크를 사용하므로 마스크의 추가 제작비용을 더 부가시키게 된다. 그리고 두 번의 임계 정렬공정을 진행해야 하는 부담이 있으며, 이로 인해 세부 공정에서도 부담이 따르게 되어 반도체 집적소자의 생산비용을 증가시키게 된다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 비트라인 콘택 전후공정에서 사용되는 셀 마스크(비임계 마스크(non-critical mask))와 산화막과 질화막의 선택비를 이용하여 셀영역의 폴리실리콘 플러그와 주변영역의 활성영역과 워드라인위에 형성되는 비트라인 콘택을 동시에 형성하는 임계 마스크를 한 번 사용하여 비트라인 콘택을 상기 세 부분에 동시에 형성함으로써 서로 다른 임계마스크를 두 번 사용하는데서 오는 공정 진행의 부담을 줄일 수 있도록 하는 비트라인 콘택 형성방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 반도체소자의 비트라인 콘택 형성방법은 반도체기판상에 질화막 하드마스크를 이용하여 워드라인을 형성하는 단계와, 상기 워드라인이 형성된 반도체기판상에 절연막을 형성하는 단계, 상기 절연막을 선택적으로 식각하여 반도체기판의 셀영역의 소정부분에 비트라인 및 커패시터 콘택 플러그 형성을 위한 콘택홀을 형성하는 단계, 상기 콘택홀내에 도전성 플러그를 형성하는 단계, 기판 전면에 질화막을 형성하는 단계, 셀영역 마스크를 이용하여 반도체기판 소정영역에 해당하는 주변회로영역에 형성된 상기 질화막을 선택적으로 제거하는 단계, 기판 전면에 산화막을 형성하는 단계, 셀영역과 주변회로영역의 비트라인 콘택이 형성될 영역에 해당하는 상기 산화막 부분을 식각하는 단계, 및 상기 산화막의 식각에 의해 노출되는 상기 질화막 부분을 식각하여 셀영역과 주변회로의 비트라인 콘택을 동시에 형성하는 단계를 포함하여 구성된다.
도 1a 및 1b는 종래의 워드라인 하드마스크로서 산화막과 질화막을 사용하여 비트라인 콘택을 형성한 반도체소자의 단면도,
도 2a 내지 도 2d는 종래의 임계 마스크를 두 번 사용하여 비트라인 콘택을 형성하는 공정을 도시한 단면도,
도 3a 내지 도 3d는 종래의 임계 마스크를 두 번 사용하여 비트라인 콘택을 형성하는 공정을 도시한 단면도,
도 4a 내지 4e는 본 발명에 의한 반도체소자의 비트라인 콘택 형성방법을 도시한 단면도.
*도면의 주요부분에 대한 부호의 설명*
1,11.워드라인 2.산화막 하드마스크
3,13.질화막 스페이서 4,15.폴리실리콘 플러그
5.절연막 6.비트라인 콘택 마스크
7.질화막 하드마스크 8.제1플러그 마스크
10.절연막 11.비트라인 콘택 마스크
12.제1비트라인 콘택 마스크 30.제2비트라인 콘택 마스크
14.절연막(산화막) 9.제2플러그 마스크
16.절연막(산화막) 17.질화막
18.셀 마스크 19.산화막
20.비트라인 콘택 마스크
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 4a 내지 4e에 본 발명에 의한 비트라인 콘택 형성방법을 공정순서에 따라 도시하였다.
먼저, 도 4a를 참조하면, 워드라인(11)을 질화막 하드마스크(12)을 이용하여 형성한 후, 워드라인(11) 및 질화막 하드마스크(12)의 측면에 스페이서 질화막(13)을 형성하고, 기판 전면에 절연막(14)을 형성한다. 이어서 소정의 포토레지스트패턴을 이용하여 상기 절연막(14)을 선택적으로 식각하여 셀영역에 비트라인 및 커패시터 콘택 플러그 형성을 위한 콘택홀을 형성한 다음, 기판 전면에 도핑된 폴리실리콘을 증착하고 에치백 또는 CMP에 의해 평탄화하여 상기 콘택홀내에 폴리실리콘 플러그(15)를 형성한다.
이어서 도 4b를 참조하면, 상기 폴리실리콘 플러그(15)가 형성된 기판 전면에 질화막 식각시의 배리어 역할을 위해 산화막(16)을 얇게 증착하고, 그위에 질화막(17)을 형성한다. 이때, 질화막(17)의 두께는 산화막과 질화막의 선택비, 그리고 하드마스크 질화막의 두께를 고려하여 결정한다. 이어서 셀영역 마스크(18)를 이용하여 주변회로영역에 형성된 질화막(17)을 선택적으로 제거한다.
다음에 도 4c를 참조하면, 상기 셀영역 마스크(18)를 제거한 후, 기판 전면에 다시 산화막(19)을 형성한 다음, 셀영역의 폴리실리콘 플러그(15) 상부와 주변영역의 활성영역 및 워드라인 상부의 비트라인 콘택영역을 동시에 노출시키는 소정의 포토레지스트패턴(20)을 상기 산화막(19)상에 형성한다.
이어서 도 4d를 참조하면, 비트라인 콘택 식각을 행하는바, 먼저 질화막에 대해 높은 선택비를 갖는 조건으로 산화막(19)을 식각하는데 타겟은 주변영역의 활성영역위에 산화막(19)이 남도록 한다. 이때, 셀영역의 폴리실리콘 플러그와 주변영역의 워드라인위에는 질화막(17)이 약간은 식각되지만 배리어역할을 하게 된다. 그리고 이때 주변영역의 활성영역위에 남는 산화막 두께는 질화막 식각시 산화막에 대한 선택비와 질화막 식각후 세정공정시 제거되는 정도를 고려해서 정해진다.
다음에 도 4e를 참조하면, 질화막(17)을 식각하는바, 질화막 식각은 주변회로영역의 워드라인위의 하드마스크 질화막(12)의 남은 두께를 타겟으로 하며, 이때 셀영역의 폴리실리콘 플러그(15)위에 있는 질화막의 두께는 하드마스크 질화막보다 얇지만 그 밑에 있는 산화막(16)이 배리어역할을 하므로 폴리실리콘 플러그가 손상되는 일은 없다. 그리고 질화막 식각시 폴리실리콘 플러그 상부에 남아 있는 상기 산화막(16)은 그 일부가 손실되며 후속 세정공정에서 완전히 제거된다.
상기와 같이 하여 한 번의 마스크공정으로 셀영역과 주변회로영역에 비트라인콘택을 동시에 형성한다.
한편, 본 발명의 다른 실시예로서, 폴리실리콘 플러그(15)를 형성한 후 산화막(16)을 얇게 형성하지 않고 곧바로 질화막(17)을 증착한 후, 상기와 같은 방법으로 비트라인 콘택을 형성하거나, 주변회로영역의 질화막(17)을 제거한 후, 산화막(19)을 증착하지 않고 상기와 같은 방법으로 비트라인 콘택을 형성하거나 질화막 대신 다른 물질을 사용하여 비트라인콘택을 형성할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의하면, 워드라인 하드마스크로 질화막을 사용할 경우 비트라인콘택 형성시 두 번의 임계마스크를 사용해야 하는 것을 마스크를 하나 줄이고 전후공정에서 사용하는 셀 마스크(비임계 마스크)를 사용함으로써 마스크 제작 추가비용을 절감할 수 있으며, 또한 임계 정렬공정을 한 번 줄일 수 있으므로 공정이 보다 쉽게 진행되어 반도체 집적소자의 생산비용을 감소시킬 수 있다.

Claims (10)

  1. 반도체기판상에 질화막 하드마스크를 이용하여 워드라인을 형성하는 단계와;
    상기 워드라인이 형성된 반도체기판상에 절연막을 형성하는 단계;
    상기 절연막을 선택적으로 식각하여 반도체기판의 셀영역의 소정부분에 비트라인 및 커패시터 콘택 플러그 형성을 위한 콘택홀을 형성하는 단계;
    상기 콘택홀내에 도전성 플러그를 형성하는 단계;
    기판 전면에 질화막을 형성하는 단계;
    셀영역 마스크를 이용하여 반도체기판 소정영역에 해당하는 주변회로영역에 형성된 상기 질화막을 선택적으로 제거하는 단계;
    기판 전면에 산화막을 형성하는 단계;
    셀영역과 주변회로영역의 비트라인 콘택이 형성될 영역에 해당하는 상기 산화막 부분을 식각하는 단계; 및
    상기 산화막의 식각에 의해 노출되는 상기 질화막 부분을 식각하여 셀영역과 주변회로의 비트라인 콘택을 동시에 형성하는 단계를 포함하는 반도체소자의 비트라인 콘택 형성방법.
  2. 제1항에 있어서,
    상기 워드라인을 질화막 하드마스크를 이용하여 형성하는 것을 특징으로 하는 반도체소자의 비트라인 콘택 형성방법.
  3. 제1항에 있어서,
    상기 도전성 플러그는 셀영역에 비트라인 및 커패시터 콘택 플러그 형성을 위한 콘택홀을 형성한 후, 기판 전면에 도핑된 폴리실리콘을 증착하고 에치백 또는 CMP에 의해 평탄화하여 상기 콘택홀내에 형성하는 것을 특징으로 하는 반도체소자의 비트라인 콘택 형성방법.
  4. 제1항에 있어서,
    상기 질화막을 형성하는 단계전에 기판 전면에 상기 질화막 식각시의 배리어 역할을 위해 산화막을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체소자의 비트라인 콘택 형성방법.
  5. 제1항에 있어서,
    상기 질화막의 두께는 산화막과 질화막의 선택비, 그리고 하드마스크 질화막의 두께를 고려하여 결정하는 것을 특징으로 하는 반도체소자의 비트라인 콘택 형성방법.
  6. 제1항에 있어서,
    상기 비트라인 콘택은 상기 셀영역의 도전성플러그 상부와 주변영역의 활성영역 및 워드라인 상부에 형성하는 것을 특징으로 하는 반도체소자의 비트라인 콘택 형성방법.
  7. 제1항에 있어서,
    상기 산화막은 질화막에 대해 높은 선택비를 갖는 조건으로 식각하는 것을 특징으로 하는 반도체소자의 비트라인 콘택 형성방법.
  8. 제1항에 있어서,
    상기 산화막 식각시 타겟은 주변영역의 활성영역위에 산화막이 남도록 하는 것을 특징으로 하는 반도체소자의 비트라인 콘택 형성방법.
  9. 제8항에 있어서,
    상기 주변영역의 활성영역위에 남는 산화막 두께는 질화막 식각시 산화막에 대한 선택비와 질화막 식각후 세정공정시 제거되는 정도를 고려해서 결정하는 것을 특징으로 하는 반도체소자의 비트라인 콘택 형성방법.
  10. 제1항에 있어서,
    상기 질화막 식각시 주변회로영역의 워드라인 상부의 하드마스크 질화막의 남은 두께를 타겟으로 하는 것을 특징으로 하는 반도체소자의 비트라인 콘택 형성방법.
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