KR100753047B1 - 비트라인 콘택 마스크가 머지된 반도체 소자 및 그 제조방법 - Google Patents

비트라인 콘택 마스크가 머지된 반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 셀영역의 비트라인 콘택과 주변영역의 비트라인 콘택을 하나의 마스크를 이용하여 형성할 수 있는 반도체 소자 및 그 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 셀영역과 주변영역으로 구획되는 기판 상에 상기 셀영역에서는 질화막/산화막 구조의 하드마스크와 게이트 전도막이 적층된 구조의 제1게이트전극 패턴; 상기 주변영역에서 상기 기판 상에 산화막 만의 하드마스크와 게이트 전도막이 적층된 구조의 제2게이트전극 패턴; 상기 제1 및 제2게이트전극 패턴 상의 층간절연막; 상기 셀영역에서 상기 층간절연막을 관통하여 상기 제1게이트전극 패턴 측면의 상기 기판에 콘택된 제1플러그; 상기 주변영역에서 상기 층간절연막과 상기 하드마스크 산화막을 관통하여 상기 게이트 전도막에 콘택된 제2플러그; 상기 제1플러그 상에 형성된 제1비트라인; 및 상기 제2플러그 상에 형성된 제2비트라인을 포함하는 반도체 소자를 제공한다.
비트라인, 셀영역, 주변영역, 마스크 패턴, 머지, BLC-1, BLC-2.

Description

비트라인 콘택 마스크가 머지된 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH MERGED BITLINE CONTACT MASK AND METHOD FOR FABRICATION THEREOF}
도 1은 종래기술에 따른 비트라인이 형성된 반도체 소자를 도시한 단면도.
도 2는 종래기술에 따른 비트라인 형성 공정을 도시한 플로우챠트.
도 3a 내지 도 3h는 본 발명의 일실시예에 따른 반도체 소자의 비트라인 형성 공정을 도시한 단면도.
도 4는 본 발명의 제1실시예에 따른 반도체 소자를 도시한 단면도.
도 5는 본 발명의 제2실시예에 따른 반도체 소자를 도시한 단면도.
도 6은 본 발명의 제3실시예에 따른 반도체 소자를 도시한 단면도.
도 7은 본 발명의 제4실시예에 따른 반도체 소자를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
300: 기판 301 : 필드산화막
302 : 게이트 전도막 303 : 산화막 하드마스크
304 : 질화막 하드마스크 309 : 스페이서
310 : 식각정지막 311 : 제1층간절연막
313 : 플러그 316 : 배리어막
317 : 금속 실리사이드 318 : 비트라인 전도막
319 : 비트라인 하드마스크
G1, G2, G3 : 게이트전극 패턴 B/L1, B/L2 : 비트라인
본 발명은 반도체 소자의 비트라인 형성 기술에 관한 것으로, 특히 주변영역에서 PMOS 또는 NMOS 트랜지스터의 소스/드레인에 콘택되는 비트라인의 콘택과 셀영역에서의 비트라인 콘택 공정을 머지(Merge)할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자 중 DRAM(Dynamic Random Access Memory) 등은 예컨대, 1T1C(하나의 트랜지스터와 하나의 캐패시터)로 구성된 단위 셀을 복수개 포함하는 셀영역과 그 이외의 단위 소자들을 포함하는 주변영역으로 크게 구분된다.
예컨대, 비트라인(Bitline)은 셀 트랜지스터의 소스 쪽에 연결되어 실제로 데이타가 전송되는 라인으로, 셀 영역 측면에서는 이러한 비트라인의 전기적 연결을 위해 게이트전극(예컨대, 워드라인) 측면의 소스/드레인 접합 영역에 콘택된 셀콘택 플러그와 비트라인 콘택을 통해 연결되며, 이러한 비트라인을 통해 전달된 셀 데이타를 감지 및 증폭하기 위한 비트라인 감지증폭기(Bitline sense amplifier)를 포함하는 주변영역 측면에서는 비트라인 감지증폭기(구체적으로 비트라인 감지증폭기를 이루는 트랜지스터의 게이트와 소스/드레인 접합)와 비트라인 간의 전기적 연결을 위해 콘택이 필요하다.
한편, 이하에서는 셀영역에서 워드라인 측면의 소스/드레인 접합 영역에 콘택된 셀콘택 플러그와 비트라인을 콘택시키는 공정을 통해 BLC1이라 하고, 주변영역에서 비트라인 감지증폭기의 게이트전극과 소스/드레인을 연결시키는 비트라인 콘택을 BLC2라 한다.
도 1은 종래기술에 따른 비트라인이 형성된 반도체 소자를 도시한 단면도이다. 여기서, 'A'는 셀영역을 나타내고, 'B'는 주변영역(구체적으로는 비트라인 감지증폭기 형성 영역)을 나타낸다.
도 1을 참조하면, 필드영역과 액티브영역을 구분하는 필드산화막(101)이 기판(100)에 국부적으로 형성되어 있으며, 셀영역(A)의 기판(100) 상에 게이트 전도막(102)과 게이트 하드마스크(103)가 적층되고 그 측벽에 스페이서(104)를 갖는 게이트전극 패턴(G1, G2)이 형성되어 있고, 게이트전극 패턴 G1과 G2 사이의 기판(100)에는 소스/드레인 등의 불순물 확산영역이 형성되어 있다.
주변영역(B)에도 게이트 전도막(102)과 게이트 하드마스크(103)가 적층되고 그 측벽에 스페이서(104)를 갖는 게이트전극 패턴(G3)이 형성되어 있으며, 그 양측에는 소스/드레인을 포함하는 고농도 N형(N+)의 불순물 확산영역(105a)과 고농도 P형(P+)의 불순물 확산영역(105b)이 형성되어 있다.
셀영역(A)에서는 제1층간절연막(106)을 관통하여 불순물 확산영역과 전기적 으로 접속되고 게이트 하드마스크(103)와 그 상부가 평탄화된 셀콘택 플러그(107)가 형성되어 있다.
셀콘택 플러그(107) 및 제1층간절연막(106) 상에는 제2층간절연막(108)이 형성되어 있으며, 셀영역(A)에서는 제2층간절연막(108)이 선택적으로 식각되어 셀콘택 플러그(107)를 노출시키는 제1오픈부(109d) 즉, BLC1용 오픈부가 형성되어 있고, 주변영역(B)에서는 제2층간절연막(108)과 제1층간절연막(106)이 선택적으로 식각되어 기판(100)의 N+ 및 P+의 불순물 확산영역(105a, 105b)을 각각 노출시키는 제2 및 제3오픈부(109a, 109c)와 제2층간절연막(108)과 게이트 하드마스크(103)가 선택적으로 식각되어 게이트전극 패턴(G3)의 게이트 전도막(102)을 노출시키는 제4오픈부(109c)가 형성되어 있다.
여기서, 제2 및 제3오픈부(109a, 109c)와 제4오픈부(109c)는 주변영역(B)에서의 비트라인 콘택을 위한 것으로 BLC2용 오픈부이다.
제1 ∼ 제4오픈부(109a ∼ 109d)의 프로파일을 따라 배리어막(110)과 비트라인 전도막(111)이 형성되어 있고, 그 상부에 비트라인 하드마스크(112)이 적층되어 패터닝됨으로써 비트라인(B/L1, B/L2)을 이룬다.
배리어막(110)은 Ti, TiN, TiSi2 등으로 이루어지고, 비트라인 전도막(111)은 텅스텐 등을 포함한다. 또한, 비트라인(B/L1, B/L2)의 측벽에는 스페이서가 포함되는 바, 여기서는 도시하지 않았다.
한편, 셀영역(A)에서의 비트라인 콘택 저항이 중요하지만, 주변영역(B)에서 의 비트라인 콘택 시의 콘택 저항 또한 중요하다. 이러한 콘택 저항에 크게 관여하는 것 중의 하나가 비트라인과 하부의 플러그 또는 기판의 소스/드레인과의 사이에 사용하는 배리어막(110)이며, 이러한 배리어막(110)으로는 TiN/Ti의 적층 구조가 많이 이용된다.
도 2는 종래기술에 따른 비트라인 형성 공정을 도시한 플로우챠트로서, 이를 참조하여 종래의 비트라인 형성 공정을 살펴 본다.
셀영역에 셀콘택 플러그 형성 공정을 완료한 후, 주변영역에서 비트라인 감지증폭기의 공통 드레인 및 게이트의 접속을 이루기 위한 비트라인 콘택 즉, BLC2용 마스크 패턴을 형성한 다음(S201), 마스크 패턴을 식각마스크로 층간절연막 또는 층간절연막 및 게이트 하드마스크를 식각하여 비트라인이 콘택될 소스/드레인과 게이트 전도막을 노출시킨다(S202).
이어서, 셀영역에서 비트라인 콘택 형성을 위한 마스크 패턴을 형성한 다음(S203), 마스크 패턴을 식각마스크로 층간절연막을 식각하여 비트라인 콘택이 이루어질 셀콘택 플러그를 노출시킨다(S204).
PMOS의 소스/드레인 즉, P형 불순물 확산영역에 도핑되는 보론(Boron)의 활발한 열적 거동 특성으로 인한 보론 불순물의 낮은 도핑 농도 보상을 위한 P+ 추가 이온주입을 위한 마스크를 형성한 다음, 이온주입 마스크를 이용하여 P+ 불순물 확산영역 추가의 이온주입 공정을 실시한 후(S205), P+ 이온주입 마스크를 제거한다(S206).
이어서, 추가 이온주입된 보론의 확산을 위한 열처리 공정을 실시한 다음 (S207), 비트라인 콘택이 이루어질 각 오픈부의 프로파일을 따라 균일한 두께로 형성되도록 배리어막을 증착한다(S208). 이어서, 열처리 공정을 실시하여 배리어막으로 사용되는 금속과 하부 실리콘의 반응을 통해 배리어막과 하부(불순물 확산영역, 셀콘택 플러그) 사이의 계면에서 금속 실리사이드를 형성한다(S209).
이어서, 배리어막 상에 텅스텐막 등의 비트라인 형성용 전도막을 증착한 다음(210), 비트라인 형성용 마스크 패턴을 이용한 선택적 식각 공정을 실시하여 배리어막과 비트라인 전도막이 적층된 비트라인 형성 공정이 완료된다(S211).
도 1 및 도 2를 통해 살펴본 바와 같이, 비트라인 콘택을 형성함에 있어 셀영역과 주변영역간의 식각 물질 및 두께가 상이하여 식각 특성을 달리하였다. 이로 인해 마스크 작업을 분리 실시하였다. 또한, BLC1과 BLC2를 동시에 진행하기 이해서는 셀콘택 형성 공정에서 라인 타입(Line type)의 마스크 패턴 공정을 포기하고, 홀 타입(Hole type)의 마스크 패턴 공정을 실시해야 한다. 그러나, 홀 타입의 경우 콘택 영역이 작아지는 문제로 인해 콘택 저항을 증가시키게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 셀영역의 비트라인 콘택과 주변영역의 비트라인 콘택을 하나의 마스크를 이용하여 형성할 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 셀영역과 주변영역으로 구획되는 기판 상에 상기 셀영역에서는 질화막/산화막 구조의 하드마스크와 게이트 전도막이 적층된 구조의 제1게이트전극 패턴; 상기 주변영역에서 상기 기판 상에 산화막 만의 하드마스크와 게이트 전도막이 적층된 구조의 제2게이트전극 패턴; 상기 제1 및 제2게이트전극 패턴 상의 층간절연막; 상기 셀영역에서 상기 층간절연막을 관통하여 상기 제1게이트전극 패턴 측면의 상기 기판에 콘택된 제1플러그; 상기 주변영역에서 상기 층간절연막과 상기 하드마스크 산화막을 관통하여 상기 게이트 전도막에 콘택된 제2플러그; 상기 제1플러그 상에 형성된 제1비트라인; 및 상기 제2플러그 상에 형성된 제2비트라인을 포함하는 반도체 소자를 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 셀영역과 주변영역으로 구획되는 기판 상에 상기 셀영역에서는 질화막/산화막 구조의 하드마스크와 게이트 전도막이 적층된 구조의 제1게이트전극 패턴; 상기 주변영역에서 상기 기판 상에 산화막 만의 하드마스크와 게이트 전도막이 적층된 구조의 제2게이트전극 패턴; 상기 제1 및 제2게이트전극 패턴 상의 제1층간절연막; 상기 셀영역에서 상기 제1층간절연막을 관통하여 상기 제1게이트전극 패턴 측면의 상기 기판에 콘택된 제1플러그; 상기 주변영역에서 상기 제1층간절연막과 상기 하드마스크 산화막을 관통하여 상기 게이트 전도막에 콘택된 제2플러그; 상기 제1 및 제2플러그 상에 형성된 제2층간절연막; 상기 제2층간절연막을 관통하여 제1플러그에 콘택된 제1비트라인; 및 상기 제2층간절연막을 관통하여 상기 제2플러그에 콘택된 제2비트라인을 포함하는 반도체 소자를 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 셀영역과 주변영역으로 구획되는 기판 상에 상기 셀영역에서는 질화막/산화막 구조의 하드마스크와 게이트 전도막이 적층된 구조의 제1게이트전극 패턴; 상기 주변영역에서 상기 기판 상에 산화막 만의 하드마스크와 게이트 전도막이 적층된 구조의 제2게이트전극 패턴; 상기 제2게이트전극 패턴에 얼라인되어 상기 기판 표면으로부터 확장되어 형성된 소스/드레인; 상기 제1 및 제2게이트전극 패턴 상의 층간절연막; 상기 셀영역에서 상기 층간절연막을 관통하여 상기 제1게이트전극 패턴 측면의 상기 기판에 콘택된 제1플러그; 상기 주변영역에서 상기 층간절연막과 상기 하드마스크 산화막을 관통하여 상기 게이트 전도막에 콘택된 제2플러그; 상기 주변영역에서 상기 층간절연막을 관통하여 상기 소스/드레인에 콘택된 제3플러그; 상기 제1플러그 상에 형성된 제1비트라인; 및 상기 제2플러그 및 상기 제3플러그 상에 형성된 제2비트라인을 포함하는 반도체 소자를 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 셀영역과 주변영역으로 구획되는 기판 상에 상기 셀영역에서는 질화막/산화막 구조의 하드마스크와 게이트 전도막이 적층된 구조의 제1게이트전극 패턴; 상기 주변영역에서 상기 기판 상에 산화막 만의 하드마스크와 게이트 전도막이 적층된 구조의 제2게이트전극 패턴; 상기 제2게이트전극 패턴에 얼라인되어 상기 기판 표면으로부터 확장되어 형성된 소스/드레인; 상기 제1 및 제2게이트전극 패턴 상의 제1층간절연막; 상기 셀영역에서 상기 제1층간절연막을 관통하여 상기 제1게이트전극 패턴 측면의 상기 기판에 콘택된 제1플러그; 상기 주변영역에서 상기 제1층간절연막과 상기 하드마스크 산화막을 관 통하여 상기 게이트 전도막에 콘택된 제2플러그; 상기 주변영역에서 상기 제1층간절연막을 관통하여 상기 소스/드레인에 콘택된 제3플러그; 상기 제1 내지 제3플러그 상에 형성된 제2층간절연막; 상기 제2층간절연막을 관통하여 제1플러그에 콘택된 제1비트라인; 및 상기 제2층간절연막을 관통하여 상기 제2플러그 및 제3플러그에 콘택된 제2비트라인을 포함하는 반도체 소자를 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은 셀영역과 주변영역으로 구획되는 기판 상에 상기 셀영역에서는 질화막/산화막 구조의 하드마스크와 게이트 전도막이 적층된 구조의 제1게이트전극 패턴을 형성하며, 상기 주변영역에서는 상기 기판 상에 산화막 만의 하드마스크와 게이트 전도막이 적층된 구조의 제2게이트전극 패턴을 형성하는 단계; 상기 제1 및 제2게이트전극 패턴 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막을 선택적으로 식각하여 상기 셀영역에서 상기 제1게이트전극 패턴 측면의 기판을 노출시키는 제1오픈부와, 상기 제1층간절연막과 상기 산화막 하드마스크를 선택적으로 식각하여 상기 주변영역에서 상기 게이트 전도막을 노출시키는 제2오픈부를 실질적으로 같은 공정을 통해 형성하는 단계; 상기 제1 및 제2오픈부를 매립하는 도전막을 증착하는 단계; 상기 제1게이트전극 패턴의 상기 질화막 하드마스크가 노출되는 타겟으로 상기 도전막을 제거하는 평탄화 공정을 실시하여 상기 셀영역에서 상기 제1오픈부를 통해 노출된 상기 기판에 콘택된 제1플러그와, 상기 주변영역에서 상기 제2오픈부를 통해 상기 노출된 게이트 전도막 콘택된 제2플러그를 형성하는 단계; 및 상기 제1플러그 및 상기 제2플러그 상에 각각 제1 및 제2비트라인을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 셀영역과 주변영역으로 구획되는 기판 상에 상기 셀영역에서는 질화막/산화막 구조의 하드마스크와 게이트 전도막이 적층된 구조의 제1게이트전극 패턴을 형성하며, 상기 주변영역에서는 상기 기판 상에 산화막 만의 하드마스크와 게이트 전도막이 적층된 구조의 제2게이트전극 패턴을 형성하는 단계; 상기 주변영역에서 상기 제2게이트전극 패턴에 얼라인되어 상기 기판 표면으로부터 확장된 소스/드레인을 형성하는 단계; 상기 제1 및 제2게이트전극 패턴 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막을 선택적으로 식각하여 상기 셀영역에서 상기 제1게이트전극 패턴 측면의 기판을 노출시키는 제1오픈부와, 상기 주변영역에서 상기 소스/드레인을 노출시키는 제2오픈부 및 상기 제1층간절연막과 상기 산화막 하드마스크를 선택적으로 식각하여 상기 주변영역에서 상기 게이트 전도막을 노출시키는 제3오픈부를 형성하는 단계; 상기 제1 내지 제3오픈부를 매립하는 도전막을 증착하는 단계; 상기 제1게이트전극 패턴의 상기 질화막 하드마스크가 노출되는 타겟으로 상기 도전막을 제거하는 평탄화 공정을 실시하여 상기 셀영역에서 상기 제1오픈부를 통해 노출된 상기 기판에 콘택된 제1플러그와, 상기 주변영역에서 상기 제2오픈부 및 제3오픈부를 통해 상기 노출된 소스/드레인 및 노출된 게이트 전도막에 각각 콘택된 제2 및 제3플러그를 형성하는 단계; 및 상기 제1플러그 상에 제1비트라인을 형성하고, 상기 제2 및 제3플러그 상에 제2비트라인을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명은 반도체 메모리 소자를 형성함에 있어 게이트 하드마스크를 질화막 /산화막의 구조로 형성하고, 게이트전극이 형성된 후에 주변영역에 존재하는 질화막을 제거함으로써, 셀콘택 플러그 형성시 주변영역과 셀영역에서 동시에 콘택을 형성할 수 있도록 한다.
이는 질화막/산화막의 이중 하드마스크 구조를 이용하면서 게이트 전극 형성후 주변영역의 질화막을 어렇게 제거하는 가에 따라 그 가능 여부가 판가름된다. 이를 위해 본 발명에서는 유기기(Organic)의 저면 반사방지막(Bottom Anti-Reflective Coating; 이하 BARC라 함)을 이용하여 평탄화된 도포를 한 후, 그 상부에 셀 클로즈 마스크(Cell close mask)를 형성한 다음, 주변영역에서 하드마스크로 사용된 질화막과 BARC를 식각하여 질화막을 제거한다. 셀 클로즈 마스크는 정확도가 떨어지는(Non-critical) 마스크이므로 마스크 형성에 따른 공정 부담이 거의 없다. 하드마스크로 사용된 질화막이 주변영역에서 제거되었기 때문에 셀콘택 공정시 SAC 식각 조건을 사용하여도 셀영역과 주변영역을 동시에 오픈할 수 있다. 셀영역과 주변영역에 동시에 플러그를 형성할 수 있기 때문에 비트라인 콘택 공정에서 셀영역과 주변영역의 식각 타겟이 동일하고 식각해야할 물질이 동일하므로 셀영역과 주변영역의 비트라인 콘택 공정을 동시에 하나의 마스크를 이용하여 형성할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 4는 본 발명의 제1실시예에 따른 반도체 소자를 도시한 단면도이다.
도 4를 참조하면, 본 발명의 제1실시예에 따른 반도체 소자는, 셀영역(A)과 주변영역(B)으로 구획되는 기판(300) 상에 형성되며, 셀영역(A)에서는 질화막(304)/산화막(303) 구조의 하드마스크와 게이트 전도막(302)이 적층된 구조의 게이트전극 패턴(G1, G2)과, 주변영역(B)에서 기판(300) 상에 형성되며, 산화막(303) 만의 하드마스크와 게이트 전도막(302)이 적층된 구조의 게이트전극 패턴(G3)과, 게이트전극 패턴(G1 ∼ G3) 상의 층간절연막(311)과, 셀영역(A)에서 층간절연막(311)을 관통하여 게이트전극 패턴(G1, G2) 측면의 기판(300)에 콘택된 플러그(313, P1)와, 주변영역(B)에서 층간절연막(311)과 하드마스크 산화막(303)을 관통하여 게이트 전도막(302)에 콘택된 플러그(313, P3)와, 플러그(313, P1) 상에 형성된 제1비트라인(B/L1)과, 플러그(313, P3) 상에 형성된 비트라인(B/L2)을 구비하여 구성된다.
플러그 P1과 P3은 게이트전극 패턴(G1, G2)의 질화막 하드마스크(304) 및 층간절연막(311)과 실질적으로 평탄화되어 있는 바, 이는 셀영역(A) 및 주변영역(B)에서 동일한 마스크를 이용하여 플러그 형성 공정을 진행하기 때문이다.
셀영역(A)의 게이트전극 패턴(G1, G2) 측면에는 식각정지막(310)이 형성되어 있고, 주변영역(B)의 게이트전극 패턴(G3) 측면에는 스페이서(309)와 식각정지막(310)이 형성되어 있다. 셀영역(A)과 주변영역(B) 사이의 기판(300)에는 필드산화막(301)이 형성되어 있다.
비트라인(B/L1, B/L2)과 플러그(313)가 콘택되는 부분에 금속 실리사이드 (317)와 배리어막(316)이 형성되어 있으며, 배리어막(316) 상에는 전도막(318)과 하드마스크(319)의 적층 구조를 갖는 비트라인(B/L1. B/L2)이 형성되어 있다.
도 5는 본 발명의 제2실시예에 따른 반도체 소자를 도시한 단면도이다.
도 5를 참조하면, 본 발명의 제2실시예에 따른 반도체 소자는, 셀영역(A)과 주변영역(B)으로 구획되는 기판(300) 상에 형성되며, 셀영역(A)에서는 질화막(304)/산화막(303) 구조의 하드마스크와 게이트 전도막(302)이 적층된 구조의 게이트전극 패턴(G1, G2)과, 주변영역(B)에서 기판(300) 상에 산화막(303) 만의 하드마스크와 게이트 전도막(302)이 적층된 구조의 게이트전극 패턴(G3)과, 게이트전극 패턴(G1 ∼ G3) 상의 제1층간절연막(311)과, 셀영역(A)에서 제1층간절연막(311)을 관통하여 게이트전극 패턴(G1, G2) 측면의 기판(300)에 콘택된 플러그(313, P1)와, 주변영역(B)에서 제1층간절연막(311)과 하드마스크 산화막(303)을 관통하여 게이트 전도막(302)에 콘택된 플러그(313, P3)와, 플러그 P1 및 P3 상에 형성된 제2층간절연막(314)과, 제2층간절연막(314)을 관통하여 플러그 P1에 콘택된 비트라인(B/L1)과, 제2층간절연막(314)을 관통하여 플러그 P3에 콘택된 비트라인(B/L2)을 구비하여 구성된다.
플러그 P1과 P3은 게이트전극 패턴(G1, G2)의 질화막 하드마스크(304) 및 제1층간절연막(311)과 실질적으로 평탄화되어 있는 바, 이는 셀영역(A) 및 주변영역(B)에서 동일한 마스크를 이용하여 플러그 형성 공정을 진행하기 때문이다.
셀영역(A)의 게이트전극 패턴(G1, G2) 측면에는 식각정지막(310)이 형성되어 있고, 주변영역(B)의 게이트전극 패턴(G3) 측면에는 스페이서(309)와 식각정지막 (310)이 형성되어 있다. 셀영역(A)과 주변영역(B) 사이의 기판(300)에는 필드산화막(301)이 형성되어 있다.
비트라인(B/L1, B/L2)과 플러그(313)가 콘택되는 부분에 금속 실리사이드(317)와 배리어막(316)이 형성되어 있으며, 배리어막(316) 상에는 전도막(318)과 하드마스크(319)의 적층 구조를 갖는 비트라인(B/L1. B/L2)이 형성되어 있다.
도 4의 제1실시예에서는 비트라인이 플러그 P1과 P3 상에 적층된 구조로 형성되어 있으나, 도 5의 제2실시예에서는 비트라인이 제2층간절연막(3140이 식각되어 형성된 오픈부를 매립하는 구조로 형성되어 있다.
도 6은 본 발명의 제3실시예에 따른 반도체 소자를 도시한 단면도이다.
도 6을 참조하면, 본 발명의 제3실시예에 따른 반도체 소자는, 셀영역(A)과 주변영역(B)으로 구획되는 기판(300) 상에 형성되며, 셀영역(A)에서는 질화막(304)/산화막(303) 구조의 하드마스크와 게이트 전도막(302)이 적층된 구조의 게이트전극 패턴(G1, G2)과, 주변영역(B)에서 기판(300) 상에 산화막(303) 만의 하드마스크와 게이트 전도막(302)이 적층된 구조의 게이트전극 패턴(G3)과, 게이트전극 패턴(G3)에 얼라인되어 기판(300) 표면으로부터 확장되어 형성된 소스/드레인(310)과, 게이트전극 패턴(G1 ∼ G3) 상의 층간절연막(311)과, 셀영역(A)에서 층간절연막(311)을 관통하여 게이트전극 패턴(G1, G2) 측면의 기판(300)에 콘택된 플러그(313, P1)와, 주변영역(B)에서 층간절연막(311)과 하드마스크 산화막(303)을 관통하여 게이트 전도막(302)에 콘택된 플러그(313, P3)와, 주변영역(B)에서 층간절연막(311)을 관통하여 소스/드레인(308)에 콘택된 플러그(313, P4)와, 플러그(313, P1) 상에 형성된 비트라인(B/L1)과, 플러그(313, P3) 및 플러그(313, P4) 상에 형성된 비트라인(B/L2)을 구비하여 구성된다.
여기서, 소스/드레인(308)은 게이트전극 패턴(G3)과 같이 MOS 트랜지스터를 이루며. MOS 트랜지스터의 극성에 따라 P형 또는 N형의 극성을 갖는다.
플러그 P1과 P3 및 P4는 게이트전극 패턴(G1, G2)의 질화막 하드마스크(304) 및 층간절연막(311)과 실질적으로 평탄화되어 있는 바, 이는 셀영역(A) 및 주변영역(B)에서 동일한 마스크를 이용하여 플러그 형성 공정을 진행하기 때문이다.
셀영역(A)의 게이트전극 패턴(G1, G2) 측면에는 식각정지막(310)이 형성되어 있고, 주변영역(B)의 게이트전극 패턴(G3) 측면에는 스페이서(309)와 식각정지막(310)이 형성되어 있다. 셀영역(A)과 주변영역(B) 사이의 기판(300)에는 필드산화막(301)이 형성되어 있다.
비트라인(B/L1, B/L2)과 플러그(313)가 콘택되는 부분에 금속 실리사이드(317)와 배리어막(316)이 형성되어 있으며, 배리어막(316) 상에는 전도막(318)과 하드마스크(319)의 적층 구조를 갖는 비트라인(B/L1. B/L2)이 형성되어 있다.
도 7은 본 발명의 제4실시예에 따른 반도체 소자를 도시한 단면도이다.
도 7을 참조하면, 본 발명의 제4실시예에 따른 반도체 소자는, 셀영역(A)과 주변영역(B)으로 구획되는 기판(300) 상에 형성되며, 셀영역(A)에서는 질화막(304)/산화막(303) 구조의 하드마스크와 게이트 전도막(302)이 적층된 구조의 게이트전극 패턴(G1, G2))과, 주변영역(B)에서 기판(300) 상에 산화막(303) 만의 하드마스크와 게이트 전도막(302)이 적층된 구조의 게이트전극 패턴(G3)과, 게이트전극 패턴(G3)에 얼라인되어 기판(300) 표면으로부터 확장되어 형성된 소스/드레인(308a, 308b)과, 게이트전극 패턴(G1 ∼ G3) 상의 제1층간절연막(311)과, 셀영역(A)에서 제1층간절연막(311)을 관통하여 게이트전극 패턴(G1, G2) 측면의 기판(300)에 콘택된 플러그(313, P1)와, 주변영역(B)에서 제1층간절연막(311)과 하드마스크 산화막(303)을 관통하여 게이트 전도막(302)에 콘택된 플러그(313, P3)와, 주변영역(B)에서 제1층간절연막(311)을 관통하여 소스/드레인에 콘택된 플러그(313, P2, P4)와, 플러그(P1 ∼ P4) 상에 형성된 제2층간절연막(314)과, 제2층간절연막(314)을 관통하여 플러그 P1에 콘택된 비트라인(B/L1)과, 제2층간절연막(314)을 관통하여 플러그 P2 ∼ P4에 콘택된 비트라인(B/L2)을 구비하여 구성된다.
여기서, 소스/드레인(308a, 308b)은 게이트전극 패턴(G3)과 같이 MOS 트랜지스터를 이루며. MOS 트랜지스터의 극성에 따라 P형 또는 N형의 극성을 갖는다.
'308a'는 NMOS 트랜지스터의 소스/드레인 즉, N형의 소스/드레인이며, '308b'는 P형의 소스/드레인 즉, P형의 소스/드레인이다.
플러그 P1 ∼ P4는 게이트전극 패턴(G1, G2)의 질화막 하드마스크(304) 및 제1층간절연막(311)과 실질적으로 평탄화되어 있는 바, 이는 셀영역(A) 및 주변영역(B)에서 동일한 마스크를 이용하여 플러그 형성 공정을 진행하기 때문이다.
셀영역(A)의 게이트전극 패턴(G1, G2) 측면에는 식각정지막(310)이 형성되어 있고, 주변영역(B)의 게이트전극 패턴(G3) 측면에는 스페이서(309)와 식각정지막(310)이 형성되어 있다. 셀영역(A)과 주변영역(B) 사이의 기판(300)에는 필드산화막(301)이 형성되어 있다.
비트라인(B/L1, B/L2)과 플러그(313)가 콘택되는 부분에 금속 실리사이드(317)와 배리어막(316)이 형성되어 있으며, 배리어막(316) 상에는 전도막(318)과 하드마스크(319)의 적층 구조를 갖는 비트라인(B/L1. B/L2)이 형성되어 있다.
전술한 구성을 갖는 본 발명의 반도체 소자 제조 공정을 살펴 본다.
도 3a 내지 도 3h는 본 발명의 일실시예에 따른 반도체 소자의 비트라인 형성 공정을 도시한 단면도이다.
이하에서는 도 3a 내지 도 3g를 참조하여 본 발명의 비트라인 형성 공정을 살펴 본다. 여기서, 'A'는 셀영역을 나타내고, 'B'는 주변영역을 나타낸다.
먼저, 도 3a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(300)에 필드산화막(301)과 웰(도시하지 않음)을 형성한다.
이어서, 기판(300) 상에 게이트 절연막(도시하지 않음)을 형성한다. 게이트 절연막으로는 산화막 계열의 절연성 막을 사용한다. 여기서, 기판(300)은 통상의 실리콘 기판이다.
게이트 절연막 상에 게이트 전도막(302')과 하드마스크용 산화막(303') 및 하드마스크용 질화막(304')을 차례로 형성한다.
게이트 전도막(302')은 폴리실리콘, 텅스텐, 텅스텐 실리사이드, Ti, TiN 등의 단독 또는 조합된 구조를 포함한다.
통상 게이트 하드마스크는 질화막 계열의 단층 구조를 적용하나, 본 발명에서는 질화막/산화막 구조를 갖도록 한다.
이어서, 하드마스크용 질화막(304') 상에 포토리소그라피 공정을 통해 게이 트전극 패턴 형성을 위한 마스크 패턴(305)을 형성한다. 마스크 패턴(305)은 포토레지스트 패턴의 단독 또는 포토레지스트/반사방지막의 적층 구조를 포함한다.
이어서, 도 3b에 도시된 바와 같이, 마스크 패턴(305)을 식각마스크로 하드마스크용 질화막(304')과 하드마스크용 산화막(303') 및 게이트 전도막(302')을 차례로 식각하여 셀영역(A) 및 주변영역(B)에 질화막(304)/산화막(303) 구조의 하드마스크가 게이트 전도막(302) 상에 적층된 구조의 게이트전극 패턴(G1, G2, G3)을 형성한다.
이어서, 게이트전극 패턴(G1, G2, G3)이 형성된 전면에 유기기의 반사방지막(306)을 도포하여 상부를 평탄화시킨다. 이어서, 반사방지막 상에 셀클로즈 마스크인 포토레지스트 패턴(307)을 형성한다.
셀클로즈 마스크는 일반적인 라인/스페이스 또는 콘택홀 패턴용 마스크와는 달리 셀영역 만을 커버하기 때문에 제작하는 것이 간단하다.
이어서, 포토레지스트 패턴(307)을 식각마스크로 주변영역에 대한 국부적인 전면식각을 실시하여 하드마스크로 이용되는 질화막(304)을 제거한다.
이어서, 포토레지스트 패턴(307)과 반사방지막(306)을 제거한다. 포토레지스트 패턴(307) 제거시에는 O2 플라즈마를 이용하며, 반사방지막(306)이 유기 계열이므로 포토레지스트 패턴(306) 제거시 같이 제거할 수 있다.
이어서, 주변영역(B)에서 이온주입 공정을 실시하여 게이트전극의 측면에 얼라인되도록 기판(300에 N형 불순물을 도핑시킨 후, 열처리를 통해 도핑된 불순물을 확산시켜 NMOS 트랜지스터의 소스/드레인인 N형 불순물 확산영역(308a)을 형성한다. 이 때, N형 불순물로는 아세닉 등을 사용한다.
같은 방식으로 이온주입 공정을 실시하여 게이트전극의 측면에 얼라인되도록 기판(300)에 P형 불순물을 도핑시킨 후, 열처리를 통해 도핑된 불순물을 확산시켜 PMOS 트랜지스터의 소스/드레인인 P형 불순물 확산영역(308b)을 형성한다. 이 때, P형 불순물로는 보론 등을 사용한다.
이어서, 게이트전극 구조가 형성된 프로파일을 따라 질화막과 산화막의 단독 또는 조합된 형태로 절연막을 증착한 다음, 에치백 공정을 실시하여 게이트전극 측벽에 스페이서(309)를 형성한다. 스페이서(309)는 후속 식각 공정에서 게이트전극이 어택받는 것을 방지하기 위한 것이다.
한편, 주변영역(B)의 경우 스페이서(309) 형성 전 후 두번의 이온주입을 시시하여 소스/드레인이 LDD(Lightly Doped Drain) 구조를 갖도록 하는 바, 여기서는 그 구체적인 공정은 생략한다.
이어서, 스페이서(309) 상에 식각정지막(310)을 형성한다.
식각정지막(310)은 자기정렬콘택(Self Align Contact; 이하 SAC 이라 함) 등의 식각 공정에서 식각 멈춤의 역할을 하며 주로 질화막 계열을 이용한다. 따라서, 셀영역(A)에서도 식각정지막(310)은 스페이서와 이중 구조로 이루어져 있다고 간주할 수 있다.
이어서, 도 3d에 도시된 바와 같이, 전면에 제1층간절연막(506)을 형성한다. 제1층간절연막(506)은 산화막 계열의 절연성 막이나, 유기 또는 무기 계열의 저유 전율막을 포함한다.
산화막 계열의 절연성 막으로는, BSG(Boro Silicate Glass)막, BPSG(Boro Phospho Silicate Glass)막, PSG(Phospho Silicate Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막, APL(Advanced Planarization Layer)막 등의 단독 또는 조합된 구조를 포함한다.
이어서, 후속 포토리소그라피 공정에서의 마진을 확보하기 위해 제1층간절연막(311) 상부를 CMP 또는 에치백 공정을 이용하여 평탄화시킨다.
이어서, 평탄화된 제1층간절연막(311) 상에 셀영역(A) 및 주변영역(B)에서 비트라인 및 스토리지노드 콘택이 이루어질 부분에 플러그 형성을 위한 마스크 패턴(312)을 형성한다.
여기서, 마스크 패턴(312)은 통상의 포토레지스트 패턴일 수도 있고, 포토레지스트 패턴과 희생 하드마스크를 포함할 수도 있고, 하드마스크 만을 지칭할 수도 있다. 희생 하드마스크 재료로는 Al2O3 또는 질화막 계열의 절연성 물질이나 텅스텐 또는 폴리실리콘 등의 전도성 물질을 이용할 수 있다.
즉, 이는 포토리소그라피 공정에서의 해상력의 한계로 인한 포토레지스트의 식각 내성을 확보하고 패턴 변형을 방지하기 위해 텅스텐, 폴리실리콘 또는 질화막 등의 희생 하드마스크를 사용할 수도 있음을 나타낸다.
한편, 포토레지스트 패턴 형성시 그 하부와의 사이에 반사방지막을 사용할 수 있다. 반사방지막은 패턴 형성을 위한 노광시 하부의 광반사도가 높아 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 하부 구조와 포토레지스트의 접착력을 향상시킬 목적으로 포토레지스트 패턴과 하부 구조 사이에 사용한다. 이 때, 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기 계열의 물질을 주로 사용하며, 공정에 따라서는 이를 생략할 수도 있다.
포토레지스트 패턴 형성 공정을 보다 구체적으로 살펴 보면, 반사방지막 또는 하드마스크용 물질막 등의 하부 구조 상에 F2 노광원용 또는 ArF 노광원용의 포토레지스트 예를 들어, ArF 노광원용 포토레지스트인 COMA 또는 아크릴레이드를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, F2 노광원 또는 ArF 노광원과 콘택 플러그의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 셀 콘택 오픈 마스크인 포토레지스트 패턴을 형성한다.
여기서, 포토레지스트 패턴은 홀타입, 바타입 또는 티타입 등의 형태를 사용할 수 있다.
이어서, 도 3e에 도시된 바와 같이, 마스크 패턴(312)을 식각마스크로 제1층간절연막(311) 및/또는 게이트 하드마스크로 사용된 산화막(303)을 식각하여 셀영역(A)에서 게이트전극 패턴 G1과 G2 사이의 기판(300)의 불순물 확산영역을 노출시키는 오픈부(H1)와, 주변영역(B)에서 NMOS 트랜지스터의 소스/드레인(308a)과 PMOS 트랜지스터의 소스/드레인(308b)을 각각 노출시키는 오픈부(H2, H4)와, 주변영역(B)에서 게이트 전도막(302)을 노출시키는 오픈부(H3)를 형성한다.
오픈부 H1와 H2 및 H4 형성시에는 식각 타겟과 식각 물질이 실질적으로 동일하며, 오픈부 H3의 경우 종래에는 게이트 하드마스크로 사용되는 질화막이었던 반면, 산화막(303)이므로 H1, H2 및 H4와 식각 물질이 실질적으로 동일하고 식각 타겟 또한 거의 비슷하다.
따라서, 셀영역(A)에서 적용하는 SAC 식각 레시피를 적용하여 셀영역(A)에서의 셀콘택 플러그(비트라인 콘택 및 스토리지노드 콘택이 이루어질 플러그) 형성시 주변영역(B)에서도 비트라인 콘택이 이루어질 부분에 대한 플러그 형성이 가능하다.
한편, 종래의 경우 BLC2를 위한 별도의 마스크의 경우 그 구조가 복잡하고 형성이 어려운 문제점이 있었으나, 본 발명의 셀클로즈 마스크는 이에 비해 간단하기 때문에 마스크 제작 공정 및 그 제작 비용을 줄일 수 있다.
아울러, 주변영역(B)에서도 비트라인 콘택 플러그를 사용할 수 있어, 플러그 사용에 따른 집적도 향상 및 공정 마진 확조가 가능하다.
이어서, 마스크 패턴(312)을 제거하고 세정 공정을 통해 오픈부(H1 ∼ H4)에 잔류하는 식각 잔류물을 제거한다.
이어서, 주변영역(B)에서 비트라인 콘택이 이루어질 P형 소스/드레인(308b)을 노출시키기 위한 콘택 식각 공정을 실시하는 바, 이를 위한 마스크 패턴(도시하지 않음)을 제1층간절연막(311) 상에 형성한 다음, 마스크 패턴을 식각마스크로 제 1층간절연막(311)을 식각하여 P형 소스/드레인(308b)을 노출시키는 오픈부(도시하지 않음)를 형성한다.
이어서, 마스크 패턴을 이온주입 마스크로 사용하여 P형 소스/드레인(308b)에 추가의 이온주입 공정을 실시한다.
보론 등과 같은 P형 불순물은 N형 불순물에 비해 열에 의한 이동이 활발하여 P형 소스/드레인(308b) 형성 후 실시하는 후속 공정에서 발생하는 열로 인해 기판(300) 하부로 불순물이 확산되어 사라지게 되므로, 이로 인해 실제 P형 소스/드레인(308b)에서의 불순물의 농도가 낮아져 있다. 이러한 낮은 불순물 농도는 콘택 저항의 증가를 초래한다. 따라서, 소스/드레인(308b)은 추가의 불순물 이온주입 공정이 필요하다.
이어서, 포토레지스트 스트립 공정을 실시하여 마스크 패턴을 제거한다.
이어서, 보론 등을 이용하여 추가의 불순물 이온주입이온이 완료된 P형 소스/드레인(308b)에서의 도핑된 불순물의 확산을 위한 열처리 공정을 실시한다. 이 때, 장시간의 열처리의 경우 P형 소스/드레인(308b)에서의 불순물의 과도한 확산과 장시간 고온 공정에 노출됨으로 인해 발생하는 문제를 해결하기 위해 급속열처리(Rapid Therml Annealing; 이하 RTA라 함)공정을 실시한다.
이어서, 도 3f에 도시된 바와 같이, 오픈부(H1 ∼ H4)가 형성된 전면에 플러그 형성용 전도막 예컨대, 폴리실리콘막을 증착한 후, 셀영역(A)에서 게이트 하드마스크로 사용된 질화막(304)이 노출되는 타겟으로 평탄화 공정을 실시하여 아이솔레이션(Isolation)이 이루어진 플러그(313)를 형성한다.
여기서, P1은 셀영역(A)에서 기존에 형성되던 셀콘택 플러그에 해당하므로 후속 공정에 의해 비트라인 콘택 또는 스토리지노드 콘택이 이루어지며, P2 ∼ P4는 주변영역(B)에서 비트라인 콘택을 위한 것이다.
이어서, 도 3g에 도시된 바와 같이, 플러그(313) 및 제1층간절연막(311) 상에 제2층간절연막(314)을 증착한 다음, 제2층간절연막(314) 상부를 평탄화시킨다. 제2층간절연막(314)은 산화막 계열의 절연성 막을 포함한다.
이어서, 셀영역(A) 및 주변영역(B)에서 비트라인 콘택이 이루어질 플러그(313)를 노출시키기 위한 콘택 식각 공정을 실시한다.
이를 위해, 제2층간절연막(314) 상에 마스크 패턴(315)을 형성한다.
이어서, 도 3h에 도시된 바와 같이, 마스크 패턴(315)을 식각마스크로 제2층간절연막을 식각하여 셀영역(A)에서 플러그(313, P1)를 노출시키는 오픈부(H5)와, 주변영역(B)에서 플러그(313, P2)를 노출시키는 오픈부(H6)와, 플러그(313, P3)를 노출시키는 오픈부(H7) 및 플러그(313, P4)를 노출시키는 오픈부(H8)를 형성한다.
이어서, 포토레지스트 스트립 공정을 실시하여 마스크 패턴(315)을 제거한다.
이어서, 오픈부(H5 ∼ H8)가 형성된 프로파일을 따라 배리어막(316)을 증착한 다음, 전면에 비트라인 형성용 전도막(317)을 증착하여 오픈부(H5 ∼ H8)를 매립시킨다.
이 때, 배리어막(316)은 Ti막, TiN막 또는 TiSi2 등의 단독 또는 조합된 구 조이며, 전도막(318)은 비트라인용 전도막으로 텅스텐막을 포함한다.
이 때, 배리어막(316)의 두께를 적절히 조절하여 하여 플러그(313) 사이에서의 콘택 저항을 최소화한다.
이어서, 전도막(318)을 열처리하여 배리어막(316)과 플러그(313) 사이에서 배리어막(3160의 금속과 실리콘의 반응을 통한 TiSi2 등의 금속 실리사이드(317)를 형성하여 비트라인 콘택 부분에서 오믹 콘택이 이루어지도록 한다.
이어서, 전도막(318) 상에 비트라인 하드마스크(319)를 증착한 다음, 패터닝 공정을 실시함으로써, 셀영역(A)과 주변영역(B)에서 각기 아이솔레이션된 비트라인 B/L1과 B/L2를 형성한다.
전술한 바와 같이 이루어지는 본 발명은, 게이트 하드마스크를 질화막/산화막의 구조로 형성하고, 게이트전극이 형성된 후에 주변영역에 존재하는 질화막을 제거함으로써, 셀콘택 플러그 형성시 주변영역과 셀영역에서 동시에 콘택을 형성할 수 있도록 함으로써, 복잡합 비트라인 콘택 마스크를 셀영역과 주변영역을 동시에 형성하는 하나의 마스크로 머지하며 그보다 간단한 셀클로즈 마스크로 대체함으로써, 공정 마진과 가격 경쟁력 및 생산성을 동시에 높일 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 비트라인 콘택 형성을 위한 마스크를 셀영역과 주변영역에서 같이 사용하도록 머지함으로써, 공정 단순화와 생산성 향상 및 가격 경쟁력을 높이는 효과가 있다.

Claims (14)

  1. 셀영역과 주변영역으로 구획되는 반도체소자에 있어서,
    상기 셀영역의 기판 상에 형성되며, 질화막/산화막 구조의 하드마스크와 게이트 전도막이 적층된 구조의 제1게이트전극 패턴;
    상기 주변영역의 기판 상에 형성되며, 하드마스크 산화막과 게이트 전도막이 적층된 구조의 제2게이트전극 패턴;
    상기 제1 및 제2게이트전극 패턴 상의 층간절연막;
    상기 셀영역에서 상기 층간절연막을 관통하여 상기 제1게이트전극 패턴 측면의 상기 기판에 콘택된 제1플러그;
    상기 주변영역에서 상기 층간절연막과 상기 하드마스크 산화막을 관통하여 상기 게이트 전도막에 콘택된 제2플러그;
    상기 제1플러그 상에 형성된 제1비트라인; 및
    상기 제2플러그 상에 형성된 제2비트라인
    을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 및 제2플러그는 상기 제1게이트전극 패턴의 질화막 하드마스크 및 상기 층간절연막과 평탄화된 것을 특징으로 하는 반도체 소자.
  3. 셀영역과 주변영역으로 구획되는 반도체 소자에 있어서,
    상기 셀영역의 기판 상에 형성되며, 질화막/산화막 구조의 하드마스크와 게이트 전도막이 적층된 구조의 제1게이트전극 패턴;
    상기 주변영역의 기판 상에 형성되며, 하드마스크 산화막과 게이트 전도막이 적층된 구조의 제2게이트전극 패턴;
    상기 제1 및 제2게이트전극 패턴 상의 제1층간절연막;
    상기 셀영역에서 상기 제1층간절연막을 관통하여 상기 제1게이트전극 패턴 측면의 상기 기판에 콘택된 제1플러그;
    상기 주변영역에서 상기 제1층간절연막과 상기 하드마스크 산화막을 관통하여 상기 게이트 전도막에 콘택된 제2플러그;
    상기 제1 및 제2플러그 상에 형성된 제2층간절연막;
    상기 제2층간절연막을 관통하여 제1플러그에 콘택된 제1비트라인; 및
    상기 제2층간절연막을 관통하여 상기 제2플러그에 콘택된 제2비트라인
    을 포함하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제1 및 제2플러그는 상기 제1게이트전극 패턴의 질화막 하드마스크 및 상기 제1층간절연막과 평탄화된 것을 특징으로 하는 반도체 소자.
  5. 셀영역과 주변영역으로 구획되는 반도체소자에 있어서,
    상기 셀영역의 기판 상에 형성되며, 질화막/산화막 구조의 하드마스크와 게이트 전도막이 적층된 구조의 제1게이트전극 패턴;
    상기 주변영역의 기판 상에 형성되며, 하드마스크 산화막과 게이트 전도막이 적층된 구조의 제2게이트전극 패턴;
    상기 제2게이트전극 패턴에 얼라인되어 상기 기판 표면으로부터 확장되어 형성된 소스/드레인;
    상기 제1 및 제2게이트전극 패턴 상의 층간절연막;
    상기 셀영역에서 상기 층간절연막을 관통하여 상기 제1게이트전극 패턴 측면의 상기 기판에 콘택된 제1플러그;
    상기 주변영역에서 상기 층간절연막과 상기 하드마스크 산화막을 관통하여 상기 게이트 전도막에 콘택된 제2플러그;
    상기 주변영역에서 상기 층간절연막을 관통하여 상기 소스/드레인에 콘택된 제3플러그;
    상기 제1플러그 상에 형성된 제1비트라인; 및
    상기 제2플러그 및 상기 제3플러그 상에 형성된 제2비트라인
    을 포함하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 제1플러그와 상기 제2플러그 및 상기 제3플러그는 상기 제1게이트전극 패턴의 질화막 하드마스크 및 상기 층간절연막과 평탄화된 것을 특징으로 하는 반도체 소자.
  7. 셀영역과 주변영역으로 구획된 반도체 소자에 있어서,
    상기 셀영역의 기판 상에 형성되며, 질화막/산화막 구조의 하드마스크와 게이트 전도막이 적층된 구조의 제1게이트전극 패턴;
    상기 주변영역의 기판 상에 형성되며, 하드마스크 산화막과 게이트 전도막이 적층된 구조의 제2게이트전극 패턴;
    상기 제2게이트전극 패턴에 얼라인되어 상기 기판 표면으로부터 확장되어 형성된 소스/드레인;
    상기 제1 및 제2게이트전극 패턴 상의 제1층간절연막;
    상기 셀영역에서 상기 제1층간절연막을 관통하여 상기 제1게이트전극 패턴 측면의 상기 기판에 콘택된 제1플러그;
    상기 주변영역에서 상기 제1층간절연막과 상기 하드마스크 산화막을 관통하여 상기 게이트 전도막에 콘택된 제2플러그;
    상기 주변영역에서 상기 제1층간절연막을 관통하여 상기 소스/드레인에 콘택된 제3플러그;
    상기 제1 내지 제3플러그 상에 형성된 제2층간절연막;
    상기 제2층간절연막을 관통하여 제1플러그에 콘택된 제1비트라인; 및
    상기 제2층간절연막을 관통하여 상기 제2플러그 및 제3플러그에 콘택된 제2비트라인
    을 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제1 내지 제3플러그는 상기 제1게이트전극 패턴의 질화막 하드마스크 및 상기 제1층간절연막과 평탄화된 것을 특징으로 하는 반도체 소자.
  9. 셀영역과 주변영역으로 구획되는 반도체소자의 제조 방법에 있어서,
    상기 셀영역의 기판 상에 질화막/산화막 구조의 하드마스크와 게이트 전도막이 적층된 구조의 제1게이트전극 패턴을 형성하며, 상기 주변영역의 기판 상에 하드마스크 산화막과 게이트 전도막이 적층된 구조의 제2게이트전극 패턴을 형성하는 단계;
    상기 제1 및 제2게이트전극 패턴 상에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막과 상기 하드마스크 산화막을 선택적으로 식각하여, 상기 셀영역에서 상기 제1게이트전극 패턴 측면의 기판을 노출시키는 제1오픈부를 형성하고 상기 주변영역에서 상기 게이트 전도막을 노출시키는 제2오픈부를 형성하는 단계;
    상기 제1 및 제2오픈부를 매립하는 도전막을 증착하는 단계;
    상기 제1게이트전극 패턴의 상기 질화막 하드마스크가 노출되는 타겟으로 상기 도전막을 제거하는 평탄화 공정을 실시하여, 상기 셀영역에서 상기 제1오픈부를 통해 노출된 상기 기판에 콘택된 제1플러그와, 상기 주변영역에서 상기 제2오픈부를 통해 상기 노출된 게이트 전도막 콘택된 제2플러그를 형성하는 단계; 및
    상기 제1플러그 및 상기 제2플러그 상에 각각 제1 및 제2비트라인을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  10. 제 9 항에 있어서,
    상기 제1게이트전극 패턴 및 제2게이트전극 패턴을 형성하는 단계는,
    상기 셀영역 및 주변영역에서 각각 질화막/산화막의 하드마스크과 게이트 전도막이 적층된 제1 및 제2게이트전극 패턴을 형성하는 단계;
    상기 제1 및 제2게이트전극 패턴을 포함한 전면에 유기기의 반사방지막을 도포하는 단계;
    상기 반사방지막 상에 셀클로즈 마스크를 형성하는 단계;
    상기 셀클로즈 마스크를 이용한 국부적인 전면식각을 실시하여 상기 주변영역에서 상기 제2게이트전극 패턴의 상기 질화막 하드마스크를 제거하는 단계; 및
    상기 셀클로즈 마스크 및 상기 반사방지막을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제 9 항에 있어서,
    상기 제1 및 제2비트라인을 형성하는 단계는,
    상기 제1플러그 및 상기 제2플러그를 포함하는 전면에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막을 선택적으로 식각하여 상기 제1플러그 및 제2플러그를 각각 노출시키는 제3 및 제4오픈부를 형성하는 단계;
    상기 제3 및 제4오픈부가 형성된 프로파일을 따라 배리어막과 전도막 및 하드마스크를 차례로 형성하는 단계; 및
    상기 하드마스크와 상기 전도막 및 상기 배리어막을 선택적으로 식각 하드마스크/전도막/배리어막의 적층 구조를 갖는 제1 및 제2비트라인을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 셀영역과 주변영역으로 구획되는 반도체소자의 제조 방법에 있어서,
    상기 셀영역의 기판 상에 질화막/산화막 구조의 하드마스크와 게이트 전도막이 적층된 구조의 제1게이트전극 패턴을 형성하며, 상기 주변영역의 기판 상에 하드마스크 산화막과 게이트 전도막이 적층된 구조의 제2게이트전극 패턴을 형성하는 단계;
    상기 주변영역에서 상기 제2게이트전극 패턴에 얼라인되어 상기 기판 표면으로부터 확장된 소스/드레인을 형성하는 단계;
    상기 제1 및 제2게이트전극 패턴 상에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막과 상기 하드마스크 산화막을 선택적으로 식각하여, 상기 셀영역에서 상기 제1게이트전극 패턴 측면의 기판을 노출시키는 제1오픈부를 형성하고, 상기 주변영역에서 상기 소스/드레인을 노출시키는 제2오픈부와 상기 게이트 전도막을 노출시키는 제3오픈부를 형성하는 단계;
    상기 제1 내지 제3오픈부를 매립하는 도전막을 증착하는 단계;
    상기 제1게이트전극 패턴의 상기 질화막 하드마스크가 노출되는 타겟으로 상기 도전막을 제거하는 평탄화 공정을 실시하여, 상기 셀영역에서 상기 제1오픈부를 통해 노출된 상기 기판에 콘택된 제1플러그와, 상기 주변영역에서 상기 제2오픈부 및 제3오픈부를 통해 상기 노출된 소스/드레인 및 노출된 게이트 전도막에 각각 콘택된 제2 및 제3플러그를 형성하는 단계; 및
    상기 제1플러그 상에 제1비트라인을 형성하고, 상기 제2 및 제3플러그 상에 제2비트라인을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  13. 제 12 항에 있어서,
    상기 제1게이트전극 패턴 및 제2게이트전극 패턴을 형성하는 단계는,
    상기 셀영역 및 주변영역에서 각각 질화막/산화막의 하드마스크과 게이트 전 도막이 적층된 제1 및 제2게이트전극 패턴을 형성하는 단계;
    상기 제1 및 제2게이트전극 패턴을 포함한 전면에 유기기의 반사방지막을 도포하는 단계;
    상기 반사방지막 상에 셀클로즈 마스크를 형성하는 단계;
    상기 셀클로즈 마스크를 이용한 국부적인 전면식각을 실시하여 상기 주변영역에서 상기 제2게이트전극 패턴의 상기 질화막 하드마스크를 제거하는 단계; 및
    상기 셀클로즈 마스크 및 상기 반사방지막을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  14. 제 12 항에 있어서,
    상기 제1 및 제2비트라인을 형성하는 단계는,
    상기 제1 내지 제3플러그를 포함하는 전면에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막을 선택적으로 식각하여 상기 제1플러그와 제2플러그 및 제3플러그를 각각 노출시키는 제4 내지 제6오픈부를 형성하는 단계;
    상기 제4 내지 제6오픈부가 형성된 프로파일을 따라 배리어막과 전도막 및 하드마스크를 차례로 형성하는 단계; 및
    상기 하드마스크와 상기 전도막 및 상기 배리어막을 선택적으로 식각 하드마스크/전도막/배리어막의 적층 구조를 갖는 제1 및 제2비트라인을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
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* Cited by examiner, † Cited by third party
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101610831B1 (ko) * 2010-02-09 2016-04-12 삼성전자주식회사 비트 라인 배선이 비트 라인 콘택 상에서 그 폭이 확장되고 그 레벨이 낮아지는 반도체 소자 및 그 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000042460A (ko) * 1998-12-24 2000-07-15 김영환 반도체소자의 비트라인 콘택 형성방법
JP2003007817A (ja) 2001-06-18 2003-01-10 Promos Technologies Inc 記憶装置コンタクトホールの形成方法
KR20030077366A (ko) * 2002-03-26 2003-10-01 주식회사 하이닉스반도체 반도체 소자의 비트 라인 콘택홀 형성 방법
JP2004014970A (ja) 2002-06-11 2004-01-15 Renesas Technology Corp 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000042460A (ko) * 1998-12-24 2000-07-15 김영환 반도체소자의 비트라인 콘택 형성방법
JP2003007817A (ja) 2001-06-18 2003-01-10 Promos Technologies Inc 記憶装置コンタクトホールの形成方法
KR20030077366A (ko) * 2002-03-26 2003-10-01 주식회사 하이닉스반도체 반도체 소자의 비트 라인 콘택홀 형성 방법
JP2004014970A (ja) 2002-06-11 2004-01-15 Renesas Technology Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11688687B2 (en) 2020-07-29 2023-06-27 Samsung Electronics Co., Ltd. Semiconductor devices having landing pad patterns and methods of manufacturing the same

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