JP2003249550A - 半導体集積回路装置及びその製造方法 - Google Patents

半導体集積回路装置及びその製造方法

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JP2003249550A
JP2003249550A JP2002047691A JP2002047691A JP2003249550A JP 2003249550 A JP2003249550 A JP 2003249550A JP 2002047691 A JP2002047691 A JP 2002047691A JP 2002047691 A JP2002047691 A JP 2002047691A JP 2003249550 A JP2003249550 A JP 2003249550A
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wiring layer
diffusion layer
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circuit device
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Kenichi Ooto
建一 大音
Yoshinori Tanaka
義典 田中
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 メモリセル領域、周辺Ｎ型トランジスタ領
域、周辺Ｐ型トランジスタ領域を同一半導体基板に備え
た半導体集積回路装置の製造法に関し、各領域の拡散層
にコンタクトする配線層の抵抗を低減した。 【解決手段】 Ｎ型の拡散層を有するメモリセル領域Ａ
及び周辺トランジスタ領域Ｂと、Ｐ型の拡散層を有する
周辺トランジスタ領域Ｃを備え、Ｎ型の拡散層５，６上
にＮ型ポリシリコン配線層１０を形成する工程と、全面
にＮ型の不純物２７を注入する工程と、全面に層間絶縁
膜１１を形成し、Ｎ型ポリシリコン配線層１０及びＰ型
の拡散層７上にコンタクトホール１２を形成する工程
と、全面にＰ型の不純物１３，１３ａ，１３ｂを注入す
る工程と、Ｎ型ポリシリコン配線層１０及びＰ型の拡散
層７上のコンタクトホール１２に金属配線層１７を形成
する工程とからなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、メモリセル領域
（特にＤＲＡＭのメモリセル）並びに周辺回路としての
論理回路領域（周辺Ｎ型トランジスタ領域、周辺Ｐ型ト
ランジスタ領域）を同一半導体基板に備えた半導体集積
回路装置に係り、特に各領域の拡散層にコンタクトする
配線層の構造及び製造方法に関するものである。
【０００２】
【従来の技術】従来のメモリセル領域、周辺回路として
のＮ型トランジスタ領域、Ｐ型トランジスタ領域を同一
半導体基板に備えた半導体集積回路装置の製造方法を図
に基づいて説明する。
【０００３】まず、図１２（ａ）において、ｐ型シリコ
ン基板１上に素子分離２を形成する。そして、メモリセ
ルとなる領域Ａ，周辺Ｎ型トランジスタとなる領域Ｂ，
周辺Ｐ型トランジスタとなる領域Ｃについて、それぞれ
フォトレジスト法および注入を行うことにより拡散層
５，６，７を形成する。つまり、領域Ａ及び領域ＢはＰ
型となる不純物（Ｂ、ＢＦ２等）を、領域ＣにはＮ型と
なる不純物（Ｐ、Ａｓ等）をドープする。そして、ゲー
ト酸化膜（図示せず）、ゲート電極材料３およびハード
マスク材料４を堆積し、フォトレジスト法によりトラン
スファーゲートを形成する。
【０００４】次に、図１２（ｂ）において、全面に窒化
膜８を堆積し、層間絶縁膜であるＢＰＳＧ膜９を堆積す
る。そして、フォトレジスト法及びドライエッチングに
より、領域Ａの拡散層５にコンタクトホールを形成す
る。その後、Ｐ、Ａｓ等Ｎ型となる不純物をドープした
ポリシリコンを堆積し、ＣＭＰもしくは全面エッチング
によりコンタクトプラグ１０を形成する。
【０００５】次に、図１３（ａ）において、層間絶縁膜
１１を堆積した後、フォトレジスト法およびドライエッ
チングによりビットライン用のコンタクトホール１２を
領域Ｂ及び領域Ｃに形成する。
【０００６】そして、図１３（ｂ）において、領域Ａお
よび領域Ｂにフォトレジスト法によりレジストマスク１
４０を形成し、領域Ｃの拡散層７に不純物をドープす
る。このドープした領域１３は、半導体基板１へのリー
ク電流を抑制する効果がある。
【０００７】次に、図１４において、図１３で形成した
レジストマスク１４０を除去した後、領域Ａおよび領域
Ｃにフォトレジスト法によりレジストマスク１４１を形
成し、領域Ｂの拡散層６に不純物をドープする。このド
ープした領域１４は、半導体基板１へのリーク電流を抑
制する効果がある。
【０００８】そして、図１５において、レジストマスク
１４１を除去し、スパツタ法によりＣｏを堆積し熱処理
を行うことにより、コンタクトプラグ１０、拡散層７，
１３拡散層６，１４にＣｏシリサイド１５ａ，ｂを形成
する。その後、層間絶縁膜１１上およびビットラインコ
ンタクトホール１２内のＣｏを除去し、バリアメタル
（例えばＴｉＮ／Ｔｉ）１６、ビットラインの導電物質
（例えばＷ）１７およびハードマスクである窒化膜１８
を堆積する。そして、フォトレジスト法およびドライエ
ッチングによりビットラインを形成した後、全面に酸化
防止のため窒化膜１９を堆積する。
【０００９】その後、図１６において、領域Ａにキャパ
シタを形成する。層間絶縁膜２０を堆積し、フォトレジ
スト法およびドライエッチングによりストレージノード
コンタクトを開口する。そして、不純物をドープしたポ
リシリコンを堆積し、ＣＭＰもしくはエッチバックによ
りストレージノードコンタクト２１を形成する。
【００１０】そして、図１７において、窒化膜２２およ
び層間絶縁膜２３を堆積する。そして、フォトレジスト
法およびドライエッチングによりストレージノードコン
タクト上に開口し、ストレージノード電極材料２４を堆
積し、さらに粗面２５を形成する。ＣＭＰによりストレ
ージノード２４を形成した後、絶縁膜およびセルプレー
ト電極材料を堆積する。そして、フォトレジスト法およ
びドライエッチングによりセルプレート２６を形成す
る。
【００１１】
【発明が解決しようとする課題】従来の半導体集積回路
装置の製造方法は、下記の様な問題点を有していた。
【００１２】（１）ビットラインコンタクトホール１２
を開口した後、写真工程により全面にレジストマスクを
形成する。その際、現像プロセスによりコンタクトホー
ル内のレジストを除去することが必要であるが、ビット
ラインコンタクトホール径が小さくなる、すなわちアス
ペクト比が大きくなるにつれて、レジスト除去が困難と
なってくる。従って、不純物の注入されないコンタクト
ホールが存在して接合リークが増大する問題点がある。
【００１３】（２）また、写真工程と注入後レジストを
除去するウエハプロセス工程が増える問題点がある。
【００１４】この発明は、上記のような問題点を解消す
るためになされたものであり、コンタクトホール開口後
の写真工程及びコンタクトホール内のレジスト除去工程
を省き、不純物の注入されないコンタクトホールを無く
して接合リークが増大することを防止することを目的と
する。
【００１５】
【課題を解決するための手段】この発明は、同一の半導
体基板に、第１導電型の拡散層を有する第１素子領域
と、第２導電型の拡散層を有する第２素子領域を備えた
半導体集積回路装置及びその製造方法に係るものであ
る。ここで、第１導電型とはＰ導電型又はＮ導電型のい
ずれか一方を意味し、第２導電型とはＰ導電型又はＮ導
電型のいずれか他方を意味する。後述の実施の形態で
は、第１導電型をＮ導電型とし、第２導電型をＰ導電型
とし、第１素子領域としてＮ型拡散層を有するメモリセ
ル領域及び周辺Ｎ型トランジスタ領域を含み、第２素子
領域としてＰ型拡散層を有する周辺Ｐ型トランジスタ領
域を含んでいる例を示している。
【００１６】請求項１の半導体集積回路装置の製造方法
の発明は、第１及び第２素子領域に第１の層間絶縁膜を
形成し、第１導電型の拡散層上に第１導電型の配線層を
形成する工程と、第１及び第２素子領域に第１導電型の
不純物を注入する工程と、第１及び第２素子領域に第２
の層間絶縁膜を形成し、第１導電型の配線層及び第２導
電型の拡散層上にコンタクトホールを形成する工程と、
第１及び第２素子領域に第２導電型の不純物を注入する
工程と、第１導電型の配線層及び第２導電型の拡散層上
のコンタクトホールに金属配線層を形成する工程とから
なる。
【００１７】請求項２の半導体集積回路装置の製造方法
の発明は、請求項１の発明において、第１導電型の不純
物と第２導電型の不純物との注入量及び注入深さはほぼ
等しいことを特徴とする。
【００１８】請求項３の半導体集積回路装置の製造方法
の発明は、第１及び第２素子領域に第１の層間絶縁膜を
形成し、第１導電型の拡散層上に第１導電型の配線層を
形成する工程と、第１及び第２素子領域に第２の層間絶
縁膜を形成し、第１導電型の配線層及び第２導電型の拡
散層上にコンタクトホールを形成する工程と、第１及び
第２素子領域に第２導電型の不純物を注入する工程と、
所定のエッチングにより第１導電型の配線層内の第２導
電型の拡散層を除去する工程と、第１導電型の配線層及
び第２導電型の拡散層上のコンタクトホールに金属配線
層を形成する工程とからなる。
【００１９】請求項４の半導体集積回路装置の製造方法
の発明は、請求項３の発明において、所定のエッチング
として、第２導電型の拡散層のエッチングレートより第
１導電型の配線層のエッチングレートの方が速いエッチ
ングを使用する。
【００２０】請求項５の半導体集積回路装置の製造方法
の発明は、第１及び第２素子領域に第１の層間絶縁膜を
形成し、第１導電型の拡散層上に第１導電型の配線層を
形成する工程と、第１及び第２素子領域に第２の層間絶
縁膜を形成し、第１導電型の配線層及び第２導電型の拡
散層上にコンタクトホールを形成する工程と、第１及び
第２素子領域に第２導電型の不純物を注入する工程と、
第１導電型の配線層内の第２導電型の拡散層のみを相殺
するように第１導電型の不純物を注入する工程と、第１
導電型の配線層及び第２導電型の拡散層上のコンタクト
ホールに金属配線層を形成する工程とからなる。
【００２１】請求項６の半導体集積回路装置の製造方法
の発明は、請求項５の発明において、第１導電型の不純
物の注入は、垂直方向より所定角度ａをもって行い、か
つ半導体集積回路装置又は不純物注入方向を回転するよ
うにしたことを特徴とする。
【００２２】請求項７の半導体集積回路装置の製造方法
の発明は、第１及び第２素子領域に第１の層間絶縁膜を
形成し、第１導電型の拡散層上に第１導電型の配線層を
形成する工程と、第１素子領域に絶縁阻止膜を形成する
工程と、第１及び第２素子領域に第２の層間絶縁膜を形
成し、第１導電型の配線層上の絶縁阻止膜上及び第２導
電型の拡散層上にコンタクトホールを形成する工程と、
第１及び第２素子領域に第２導電型の不純物を注入する
工程と、所定のエッチングにより第１導電型の配線層上
の絶縁阻止膜を除去する工程と、第１導電型の配線層及
び第２導電型の拡散層上のコンタクトホールに金属配線
層を形成する工程とからなる。
【００２３】請求項８の半導体集積回路装置の製造方法
の発明は、第１及び第２素子領域に第１の層間絶縁膜を
形成し、第１導電型の拡散層上に第１導電型の配線層を
形成する工程と、第１導電型の配線層をリセスし、リセ
スした箇所に絶縁阻止膜を形成する工程と、第１及び第
２素子領域に第２の層間絶縁膜を形成し、第１導電型の
配線層上の絶縁阻止膜上及び第２導電型の拡散層上にコ
ンタクトホールを形成する工程と、第１及び第２素子領
域に第２導電型の不純物を注入する工程と、所定のエッ
チングにより第１導電型の配線層上の絶縁阻止膜を除去
する工程と、第１導電型の配線層及び第２導電型の拡散
層上のコンタクトホールに金属配線層を形成する工程と
からなる。
【００２４】請求項９の半導体集積回路装置の発明は、
第１導電型の拡散層上に第１導電型の配線層が形成さ
れ、第１導電型の配線層上のコンタクトホールに金属配
線層が形成されていると共に、第２導電型の拡散層上の
コンタクトホールに金属配線層が形成されていることを
特徴とする。
【００２５】請求項１０の半導体集積回路装置の発明
は、第１導電型の拡散層上の第１導電型の配線層に、類
似プロファイルの第１導電型の不純物及び第２導電型の
不純物が存在し、その上のコンタクトホールに金属配線
層が形成されていると共に、第２導電型の拡散層に第２
導電型の不純物が注入され、その上のコンタクトホール
に金属配線層が形成されていることを特徴とする。
【００２６】請求項１１の半導体集積回路装置の発明
は、第１導電型の拡散層上の第１導電型の配線層に、第
２導電型の不純物が存在し、その第２導電型の不純物の
注入された領域が削られており、その上のコンタクトホ
ールに金属配線層が形成されていると共に、第２導電型
の拡散層に第２導電型の不純物が注入され、その上のコ
ンタクトホールに金属配線層が形成されていることを特
徴とする。
【００２７】請求項１２の半導体集積回路装置の発明
は、第１導電型の拡散層上の第１導電型の配線層に、第
２導電型の不純物が存在し、その第２導電型の不純物の
領域より広い領域に第１導電型の不純物が存在し、その
上のコンタクトホールに金属配線層が形成されていると
共に、第２導電型の拡散層に第２導電型の不純物が注入
され、その上のコンタクトホールに金属配線層が形成さ
れていることを特徴とする。
【００２８】請求項１３の半導体集積回路装置の発明
は、第１導電型の拡散層上の第１導電型の配線層に、コ
ンタクトホールを介して金属配線層が形成され、第２導
電型の拡散層に第２導電型の不純物が注入され、その上
のコンタクトホールに金属配線層が形成されていると共
に、第１素子領域に、第１導電型の配線層の際上面と同
じ高さに下面がある絶縁阻止膜が残存していることを特
徴とする。
【００２９】請求項１４の半導体集積回路装置の発明
は、第１導電型の拡散層上の第１導電型の配線層に、コ
ンタクトホールを介して金属配線層が形成され、第２導
電型の拡散層に第２導電型の不純物が注入され、その上
のコンタクトホールに金属配線層が形成されていると共
に、第１導電型の配線層上面に絶縁阻止膜が残存してい
ることを特徴とする。
【００３０】請求項１５の半導体集積回路装置の発明
は、請求項９〜請求項１４の発明において、第１導電型
の配線層とその上の金属配線層の間、及び第２導電型の
拡散層とその上の金属配線層の間に金属シリサイド層が
形成されていることを特徴とする。
【００３１】請求項１６の半導体集積回路装置の発明
は、請求項９〜請求項１５の発明において、第１素子領
域にメモリセル領域及び第１導電型のトランジスタ領域
が形成され、第２素子領域に第２導電型のトランジスタ
領域が形成されると共に、第１素子領域にメモリセルの
ストレージノードが形成されていることを特徴とする。
【００３２】
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態１によるメモリセル領域、周辺回路としての
Ｎ型トランジスタ領域、Ｐ型トランジスタ領域を同一半
導体基板に備えた半導体集積回路装置の製造方法を図に
基づいて説明する。
【００３３】図１（ａ）において、ｐ型シリコン基板１
上に素子分離用の絶縁膜２を形成する。そして、メモリ
セルとなる領域Ａ，周辺Ｎ型トランジスタとなる領域
Ｂ、周辺Ｐ型トランジスタとなる領域Ｃにそれぞれ所定
の不純物をドープするため、フォトレジスト法および注
入を行うことにより拡散層５，６，７を形成する。すな
わち、領域Ａ及び領域ＢはＰ型となる不純物（Ｂ、ＢＦ
2等）を、領域ＣにはＮ型となる不純物（Ｐ、Ａｓ等）
をドープする。そして、ゲート酸化膜（図示せず）、ゲ
ート電極材料３およびハードマスク材料４を堆積し、フ
ォトレジスト法によりトランスファーゲートを形成す
る。その後、拡散層５，６，７をフォトレジスト法およ
び不純物注入を繰り返すことにより、領域Ａ，Ｂ，Ｃに
必要なトランジスタを形成する。つまり、領域Ａと領域
ＢにはＮ型トランジスタ、そして領域ＣにはＰ型トラン
ジスタを形成する。
【００３４】次に、図１（ｂ）において、前記のトラン
ジスタを形成後、全面に窒化膜８を堆積し、層間絶縁膜
であるＢＰＳＧ（boro-phospho silicate glass）膜９
を堆積する。そして、フォトレジスト法及びドライエッ
チングにより、領域Ａの拡散層５および領域Ｂの拡散層
６にコンタクトホールを形成する。その後、コンタクト
プラグの導電材料であるＰ、Ａｓ等Ｎ型となる不純物を
ドープしたポリシリコンを堆積する。そして、ＣＭＰ
（Chemical Mechanical Polishing）もしくは全面エッ
チングによりコンタクトプラグ１０を形成する。
【００３５】次に、図２（ａ）において、全面に注入を
行い、ポリシリコンのコンタクトプラグ１０上にＮ型と
なるＰ、Ａｓ等の不純物２７をドープする。その注入の
量と深さは、ビットラインコンタクトの開口後に領域Ｃ
に注入する際のコンタクトプラグ上の不純物（Ｐ型不純
物）と同じプロファイル（注入量と深さ）となるように
する。
【００３６】そして、図２（ｂ）において、層間絶縁膜
１１を堆積した後、ビットラインコンタクトホール１２
をフォトレジスト法およびドライエッチングにより形成
する。そして、全面にＢ、ＢＦ2等のＰ型となる不純物
を注入する。この時、領域Ｃのコンタクトホール底には
Ｐ型の拡散層１３が形成され、この拡散層１３は半導体
基板１へのリーク電流を抑制する効果がある。また、領
域Ａ及び領域Ｂのコンタクトプラグ１０には前工程でＮ
型の不純物を注入しているので、これと同じプロファイ
ルを有するＰ型不純物をドープしてもコンタクトプラグ
１０上にはＰＮ接合ができず、高抵抗にならない。
【００３７】上記注入するＮ型不純物とＰ型不純物のプ
ロファイル（注入量と深さ）として、例えば、先に注入
するＮ型不純物の濃度ピークが深さ０．１５ｕｍ、その
濃度が１×１０20とすると、後から注入するＰ型不純物
の濃度ピーク及びその濃度を上記Ｎ型不純物に合せるよ
うにする。
【００３８】その後、図３において、スパツタ法により
Ｃｏを堆積し熱処理を行うことにより、コンタクトプラ
グ１０および拡散層７，１３にＣｏシリサイド１５ａ，
ｂを形成する。その後、層間絶縁膜１１上およびビット
ラインコンタクトホール１２内のＣｏを除去し、バリア
メタル（例えばＴｉＮ／Ｔｉ）１６、ビットラインの導
電物質（例えばＷ）１７およびハードマスクである窒化
膜１８を堆積する。そして、フォトレジスト法およびド
ライエッチングによりビットラインを形成した後、全面
に酸化防止のため窒化膜１９を堆積する。
【００３９】その後、従来技術の項で説明した図１６と
同様にして、領域Ａにキャパシタを形成する。すなわ
ち、層間絶縁膜２０を堆積し、フォトレジスト法および
ドライエッチングによりストレージノードコンタクトを
開口する。そして、不純物をドープしたポリシリコンを
堆積し、ＣＭＰもしくはエッチバックによりストレージ
ノードコンタクト２１を形成する。
【００４０】そして、従来技術の項で説明した図１７と
同様にして、窒化膜２２および層間絶縁膜２３を堆積す
る。そして、フォトレジスト法およびドライエッチング
によりストレージノードコンタクト上に開口し、ストレ
ージノード電極材料２４を堆積し、さらに粗面２５を形
成する。ＣＭＰによりストレージノード２４を形成した
後、絶縁膜およびセルプレート電極材料を堆積する。そ
して、フォトレジスト法およびドライエッチングにより
セルプレート２６を形成する。
【００４１】実施の形態１の特徴としては、ビットライ
ンコンタクトホール１２を開口した後、コンタクトプラ
グ１０上にＢ、ＢＦ２等のＰ型となる不純物をドープす
ると、コンタクトプラグ１０上ではＰＮ接合ができ高抵
抗となる。それを防止するため、あらかじめコンタクト
プラグ１０を形成した後にＮ型の不純物を注入すること
により抵抗を低減することができる。
【００４２】また、コンタクトプラグ１０上の不純物プ
ロファイルを考えると、Ｐ型となる不純物とＮ型となる
不純物プロファイルが類似していて、かつ、絶対量とし
てはＮ型となる不純物が多いことが特徴となる。
【００４３】以上のように実施の形態１によれば、従来
の問題点（１）のビットラインコンタクトホール１２を
開口した後、写真工程により全面にレジストマスクを形
成する必要がないので、ホール内のレジストを除去する
必要もなく、残留したレジストにより不純物の注入され
ないコンタクトホールが存在して接合リークが増大する
ことがなくなる効果がある。
【００４４】また、写真工程を省略することができるの
で、ウエハプロセス工程数も削減できる。
【００４５】さらに、メモリセル領域Ａのトランジスタ
の拡散層５〜コンタクトプラグ１０〜ストレージノード
コンタクトプラグ２１〜ストレージノードの抵抗値が減
少する効果がある。
【００４６】上記実施の形態１では、コンタクトプラグ
１０および拡散層７，１３にＣｏシリサイド１５ａ，ｂ
を形成したが、コバルトシリサイドでなく他の低抵抗の
金属シリサイド、例えばチタンシリサイドであっても良
い。
【００４７】実施の形態２．次に、この発明の実施の形
態２による半導体集積回路装置の製造方法を図に基づい
て説明する。
【００４８】実施の形態１で説明した図１（ａ）及び
（ｂ）の工程を行った後、図４（ａ）に示すように、全
面に層間絶縁膜１１を堆積する。その後、フォトレジス
ト法およびドライエッチングによりビットライン用のコ
ンタクトホール１２を形成する。
【００４９】次に、図４（ｂ）において、Ｂ、ＢＦ2等
のＰ型となる不純物を注入することにより、領域Ａ及び
領域Ｂのコンタクトプラグ（ポリシリコン）１０上にＰ
型ポリシリコン層１３ａを、領域ＣのＰ型トランジスタ
の拡散層７にＰ型拡散層１３を形成する。
【００５０】次に、図５（ａ）において、ポリシリコン
のエッチングレートがシリコン基板のエッチングレート
より速い所定のエッチング（例えば燐酸を用いたウエッ
トエッチあるいは選択比の高いドライエッチング）を行
うことにより、コンタクトプラグ１０上に形成されたＰ
型ポリシリコン層１３ａを除去する。この際、シリコン
基板１の削れ量は少ない。
【００５１】その後、図５（ｂ）において、実施の形態
１と同様にして、コンタクトプラグ１０および拡散層
７，１３にＣｏシリサイド１５ａ，ｂを形成する。その
後、層間絶縁膜１１上およびビットラインコンタクトホ
ール１２内のＣｏを除去し、バリアメタル１６、ビット
ラインの導電物質１７およびハードマスクである窒化膜
１８を堆積する。そして、フォトレジスト法およびドラ
イエッチングによりビットラインを形成した後、全面に
酸化防止のため窒化膜１９を堆積する。
【００５２】実施の形態２の構造上の特徴として、コン
タクトプラグ１０の上面にビットラインコンタクトホー
ル１２と連続する削れた領域が存在する。また、その削
れた領域はコンタクトプラグ１０中のＮ型領域まで達し
ている。従って、ＰＮ接合が存在せず、低抵抗となる。
【００５３】以上のように実施の形態２によれば、従来
の問題点（１）のビットラインコンタクトホール１２を
開口した後、写真工程により全面にレジストマスクを形
成する必要がないので、ホール内のレジストを除去する
必要もなく、残留したレジストにより不純物の注入され
ないコンタクトホールが存在して接合リークが増大する
ことがなくなる効果がある。
【００５４】また、写真工程を省略することができるの
で、ウエハプロセス工程数も削減できる。
【００５５】実施の形態３．次に、この発明の実施の形
態３による半導体集積回路装置の製造方法を図に基づい
て説明する。
【００５６】図４（ｂ）までは実施の形態２と同様に作
成する。その後、図６（ａ）に示すように、Ｎ型となる
不純物（Ｐ、Ａｓ等）を全面に半導体ウエハの垂直方向
から所定角度ａ度傾けて注入を行う。この場合、半導体
ウエハ又は不純物注入を回転させながら行う。ここで、
上記傾き角度ａは、領域Ａおよび領域Ｂのコンタクトプ
ラグ１０内にＮ型の不純物が入り、かつ領域Ｃのコンタ
クトホール底にＮ型の不純物が入らない様に設定する。
また、領域Ａおよび領域Ｂのコンタクトプラグ１０内に
注入されたＮ型の不純物は、前工程で注入されたＰ型の
不純物の領域１３ａ，ｂよりひと周り広い領域２８に達
するようにする。
【００５７】そして、図６（ｂ）において、実施の形態
１と同様にして、コンタクトプラグ１０および拡散層
７，１３にＣｏシリサイド１５ａ，ｂを形成する。その
後、層間絶縁膜１１上およびビットラインコンタクトホ
ール１２内のＣｏを除去し、バリアメタル１６、ビット
ラインの導電物質１７およびハードマスクである窒化膜
１８を堆積する。そして、フォトレジスト法およびドラ
イエッチングによりビットラインを形成した後、全面に
酸化防止のため窒化膜１９を堆積する。
【００５８】実施の形態３により製造された構造上の特
徴は、コンタクトプラグ１０上にＢ、ＢＦ2といったＰ
型となる不純物が存在し、かつビットラインコンタクト
ホール底のその領域が削れていることを特徴とする。
【００５９】以上のように実施の形態３によれば、従来
の問題点（１）のビットラインコンタクトホール１２を
開口した後、写真工程により全面にレジストマスクを形
成する必要がないので、ホール内のレジストを除去する
必要もなく、残留したレジストにより不純物の注入され
ないコンタクトホールが存在して接合リークが増大する
ことがなくなる効果がある。
【００６０】また、写真工程を省略することができるの
で、ウエハプロセス工程数も削減できる。
【００６１】実施の形態４．次に、この発明の実施の形
態４による半導体集積回路装置の製造方法を図に基づい
て説明する。
【００６２】図１（ｂ）までは、実施の形態１と同様に
形成する。その後、図７（ａ）に示すように、半導体ウ
エハ全面に窒化膜を堆積し、フォトレジスト法およびド
ライエッチにより、領域Ａおよび領域Ｂに窒化膜２９を
残す。
【００６３】そして、図７（ｂ）に示すように、層間絶
縁膜１１を堆積し、フォトレジスト法およびドライエッ
チングによりビットライン用のコンタクトホール１２を
形成する。但し、ここで、領域Ａおよび領域Ｂのビット
ラインコンタクトホール１２は窒化膜２９で止めるよう
にする。その後、全面にＢ、ＢＦ2等のＰ型となる不純
物をドープする。その際、領域Ａおよび領域Ｂのコンタ
クトプラグ１０上には窒化膜２９が残っており、Ｐ型不
純物はコンタクトプラグ１０にドープされない。
【００６４】そして、図８（ａ）に示すように、シリコ
ン基板１のエッチングレートが低い窒化膜エッチングに
よりコンタクトプラグ１０上の窒化膜２９を除去する。
【００６５】その後、図８（ｂ）に示すように、実施の
形態１と同様にして、コンタクトプラグ１０および拡散
層７，１３にＣｏシリサイド１５ａ，ｂを形成する。そ
の後、層間絶縁膜１１上およびビットラインコンタクト
ホール１２内のＣｏを除去し、バリアメタル１６、ビッ
トラインの導電物質１７およびハードマスクである窒化
膜１８を堆積する。そして、フォトレジスト法およびド
ライエッチングによりビットラインを形成した後、全面
に酸化防止のため窒化膜１９を堆積する。
【００６６】実施の形態４により製造された構造上の特
徴は、領域Ａおよび領域Ｂのコンタクトプラグ１０の際
上面と領域Ａおよび領域Ｂに存在する窒化膜の下面が同
じ高さにある。
【００６７】以上のように実施の形態４によれば、従来
の問題点（１）のビットラインコンタクトホール１２を
開口した後、写真工程により全面にレジストマスクを形
成する必要がないので、ホール内のレジストを除去する
必要もなく、残留したレジストにより不純物の注入され
ないコンタクトホールが存在して接合リークが増大する
ことがなくなる効果がある。
【００６８】また、写真工程を省略することができるの
で、ウエハプロセス工程数も削減できる。
【００６９】また、Ｐ型となる不純物を注入する際にコ
ンタクトプラグ１０上の窒化膜２９がストッパーとなり
コンタクトプラグ１０上にＰ型ポリシリコンは形成でき
ない。従って、ＰＮ接合ができることなく抵抗は低くな
る。
【００７０】実施の形態５．次に、この発明の実施の形
態５による半導体集積回路装置の製造方法を図に基づい
て説明する。
【００７１】図１（ｂ）の導電膜の形成までは実施の形
態１と同様に行う。次に、図９（ａ）に示すように、ポ
リシリコンのコンタクトプラグ１０を形成する際にエッ
チバックを行う。その際、オーバーエッチング量を多く
しコンタクトプラグ１０のリセス量を１００ｎｍ程度と
する。
【００７２】そして、図９（ｂ）に示すように、全面に
窒化膜を堆積し、ＣＭＰによりコンタクトプラグ１０上
にのみ窒化膜３０を残す。
【００７３】その後、図１０（ａ）に示すように、層間
絶縁膜１１を堆積し、フォトレジスト法およびドライエ
ッチングによりビットライン用のコンタクトホール１２
を形成する。その際、領域Ａおよび領域Ｂのコンタクト
プラグ１０上のビットラインコンタクトホールは窒化膜
３０で止まっている。その後、全面にＢ又はＢＦ2等の
Ｐ型の不純物をドープする。
【００７４】そして、図１０（ｂ）に示すように、コン
タクトプラグ１０上に残留した窒化膜３０をシリコン基
板のエッチングレートが低い窒化膜エッチングにより除
去する。
【００７５】そして、図１１に示すように、実施の形態
１と同様にして、コンタクトプラグ１０および拡散層
７，１３にＣｏシリサイド１５ａ，ｂを形成する。その
後、層間絶縁膜１１上およびビットラインコンタクトホ
ール１２内のＣｏを除去し、バリアメタル１６、ビット
ラインの導電物質１７およびハードマスクである窒化膜
１８を堆積する。そして、フォトレジスト法およびドラ
イエッチングによりビットラインを形成した後、全面に
酸化防止のため窒化膜１９を堆積する。
【００７６】実施の形態５の製造方法による構造上の特
徴は、コンタクトプラグ上に連続して窒化膜が存在す
る。
【００７７】以上のように実施の形態５によれば、従来
の問題点（１）のビットラインコンタクトホール１２を
開口した後、写真工程により全面にレジストマスクを形
成する必要がないので、ホール内のレジストを除去する
必要もなく、残留したレジストにより不純物の注入され
ないコンタクトホールが存在して接合リークが増大する
ことがなくなる効果がある。
【００７８】また、写真工程を省略することができるの
で、ウエハプロセス工程数も削減できる。
【００７９】また、Ｐ型となる不純物を注入する際にコ
ンタクトプラグ１０上の窒化膜がストツパーとなりコン
タクトプラグ上にＰ型ポリシリコンは形成できない。従
って、ＰＮ接合ができることなく抵抗は低くなる。
【００８０】
【発明の効果】請求項１〜請求項８の半導体集積回路装
置の製造方法の発明によれば、従来の問題点である、コ
ンタクトホールを開口した後に写真工程により全面にレ
ジストマスクを形成する必要がないので、コンタクトホ
ール内のレジストを除去する必要がない。その結果、残
留したレジストにより不純物の注入されないコンタクト
ホールが存在して接合リークが増大することがなくなる
効果がある。また、写真工程を省略することができるの
で、ウエハプロセス工程数も削減できる。
【００８１】特に、請求項１の発明によれば、第１導電
型の配線層を形成した後に第１導電型の不純物を注入す
ることにより、コンタクトホール形成後に注入する第２
導電型の不純物を相殺し、第１導電型の配線層内のＰＮ
接合による高抵抗を防止する効果がある。
【００８２】請求項２の発明によれば、第１導電型の不
純物と第２導電型の不純物の注入量及び注入深さをほぼ
等しくすることにより、第１導電型の不純物と第２導電
型の不純物が相殺され、第１導電型の配線層が残る効果
がある。
【００８３】請求項３の発明によれば、所定のエッチン
グにより第１導電型の配線層内に注入された第２導電型
の拡散層を除去することにより、第１導電型の配線層内
のＰＮ接合による高抵抗を防止する効果がある。
【００８４】請求項４の発明によれば、所定のエッチン
グとして、第２導電型の拡散層のエッチングレートより
第１導電型の配線層のエッチングレートの方が速いエッ
チングを採用することにより、第２導電型の拡散層の削
れを最小限にして、第２導電型の拡散層を除去すること
ができる。
【００８５】請求項５の発明によれば、第１導電型の配
線層内の第２導電型の拡散層のみを相殺するように第１
導電型の不純物を注入するようにしたので、第１導電型
の配線層内のＰＮ接合による高抵抗を防止する効果があ
る。
【００８６】請求項６の発明によれば、第１導電型の不
純物の注入を垂直方向より所定角度ａをもって行い、か
つ半導体集積回路装置又は不純物注入方向を回転するよ
うにしたので、第１導電型の配線層に第１導電型の不純
物が注入され第２導電型の不純物と相殺され、第２導電
型の拡散層に第１導電型の不純物が入らない効果があ
る。
【００８７】請求項７の発明によれば、第２導電型の不
純物を注入する際に第１導電型の配線層上の絶縁阻止膜
がストッパーとなり、第１導電型の配線層にＰＮ接合が
できることがなく高抵抗を防止することができる。
【００８８】請求項８の発明によれば、第２導電型の不
純物を注入する際に第１導電型の配線層上の絶縁阻止膜
がストッパーとなり、第１導電型の配線層にＰＮ接合が
できることがなく高抵抗を防止することができる。
【００８９】請求項９〜請求項１６の半導体集積回路装
置の発明によれば、コンタクトホールを開口した後に写
真工程により全面にレジストマスクを形成することなく
製造できるので、コンタクトホール内にレジストが残留
する心配がなく接合リークが少なくなり、信頼性の高く
なる効果がある。また、第１導電型の配線層内のＰＮ接
合による高抵抗が防止できる。
【００９０】また、請求項１５の発明によれば、第１導
電型の配線層とその上の金属配線層の間、及び第２導電
型の拡散層とその上の金属配線層の間に金属シリサイド
層が形成されているので、抵抗が低減する効果がある。
【００９１】更に、請求項１６の発明によれば、メモリ
セル領域の拡散層〜第１導電型の配線層〜ストレージノ
ードコンタクト〜ストレージノードの抵抗値が減少する
効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体集積回
路装置の製造方法を示す断面図である。
【図２】 この発明の実施の形態１による半導体集積回
路装置の製造方法を示す断面図である。
【図３】 この発明の実施の形態１による半導体集積回
路装置の構造を示す断面図である。
【図４】 この発明の実施の形態２による半導体集積回
路装置の製造方法を示す断面図である。
【図５】 この発明の実施の形態２による半導体集積回
路装置の製造方法を示す断面図である。
【図６】 この発明の実施の形態３による半導体集積回
路装置の製造方法を示す断面図である。
【図７】 この発明の実施の形態４による半導体集積回
路装置の製造方法を示す断面図である。
【図８】 この発明の実施の形態４による半導体集積回
路装置の製造方法を示す断面図である。
【図９】 この発明の実施の形態５による半導体集積回
路装置の製造方法を示す断面図である。
【図１０】 この発明の実施の形態５による半導体集積
回路装置の製造方法を示す断面図である。
【図１１】 この発明の実施の形態５による半導体集積
回路装置の構造を示す断面図である。
【図１２】 従来の半導体集積回路装置の製造方法を示
す断面図である。
【図１３】 従来の半導体集積回路装置の製造方法を示
す断面図である。
【図１４】 従来の半導体集積回路装置の構造を示す断
面図である。
【図１５】 従来の半導体集積回路装置の製造方法を示
す断面図である。
【図１６】 従来の半導体集積回路装置の製造方法を示
す断面図である。
【図１７】 従来の半導体集積回路装置の製造方法を示
す断面図である。
【符号の説明】
１ 半導体基板、２ 素子分離用絶縁膜、３ ゲート電
極、５，６ Ｎ型拡散層 ７ Ｐ型拡散層、９ 層間絶縁膜、１０ コンタクトプ
ラグ、１１ 層間絶縁膜１２ コンタクトホール、１
３，１３ａ，１３ｂ Ｐ型不純物、１５ａ，１５ｂ Ｃ
ｏシリサイド、１７ ビットライン、２１ ストレージ
ノードコンタクト、２４ ストレージノード、２６ セ
ルプレート、２７，２８ Ｎ型不純物、２９，３０ 窒
化膜。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB20 BB25 BB40 CC01 DD08 DD17 DD19 DD26 DD37 DD65 DD67 DD71 DD75 DD84 EE05 EE17 FF17 FF18 FF22 GG09 GG16 HH15 HH20 5F033 HH18 HH19 HH33 JJ01 JJ04 JJ18 JJ19 JJ33 KK25 KK27 LL04 MM05 MM13 MM15 NN06 NN07 PP15 QQ08 QQ09 QQ10 QQ11 QQ28 QQ31 QQ35 QQ37 QQ48 QQ58 QQ59 QQ65 QQ70 RR06 RR15 VV10 VV16 XX09 XX33 5F083 AD24 AD48 AD49 AD61 GA27 JA35 JA39 JA40 JA53 MA06 MA17 MA20 PR42 PR43 PR45 PR52 PR53 PR55 ZA12

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の拡散層を有する第１素子領
    域と、第２導電型の拡散層を有する第２素子領域を備え
    た半導体集積回路装置の製造方法において、 第１及び第２素子領域に第１の層間絶縁膜を形成し、第
    １導電型の拡散層上に第１導電型の配線層を形成する工
    程と、 第１及び第２素子領域に第１導電型の不純物を注入する
    工程と、 第１及び第２素子領域に第２の層間絶縁膜を形成し、第
    １導電型の配線層及び第２導電型の拡散層上にコンタク
    トホールを形成する工程と、 第１及び第２素子領域に第２導電型の不純物を注入する
    工程と、 第１導電型の配線層及び第２導電型の拡散層上のコンタ
    クトホールに金属配線層を形成する工程とからなる半導
    体集積回路装置の製造方法。
  2. 【請求項２】 上記第１導電型の不純物と上記第２導電
    型の不純物の注入量及び注入深さはほぼ等しいことを特
    徴とする請求項１に記載の半導体集積回路装置の製造方
    法。
  3. 【請求項３】 第１導電型の拡散層を有する第１素子領
    域と、第２導電型の拡散層を有する第２素子領域を備え
    た半導体集積回路装置の製造方法において、 第１及び第２素子領域に第１の層間絶縁膜を形成し、第
    １導電型の拡散層上に第１導電型の配線層を形成する工
    程と、 第１及び第２素子領域に第２の層間絶縁膜を形成し、第
    １導電型の配線層及び第２導電型の拡散層上にコンタク
    トホールを形成する工程と、 第１及び第２素子領域に第２導電型の不純物を注入する
    工程と、 所定のエッチングにより第１導電型の配線層内の第２導
    電型の拡散層を除去する工程と、 第１導電型の配線層及び第２導電型の拡散層上のコンタ
    クトホールに金属配線層を形成する工程とからなる半導
    体集積回路装置の製造方法。
  4. 【請求項４】 上記所定のエッチングは、第２導電型の
    拡散層のエッチングレートより第１導電型の配線層のエ
    ッチングレートの方が速いことを特徴とする請求項３に
    記載の半導体集積回路装置の製造方法。
  5. 【請求項５】 第１導電型の拡散層を有する第１素子領
    域と、第２導電型の拡散層を有する第２素子領域を備え
    た半導体集積回路装置の製造方法において、第１及び第
    ２素子領域に第１の層間絶縁膜を形成し、第１導電型の
    拡散層上に第１導電型の配線層を形成する工程と、 第１及び第２素子領域に第２の層間絶縁膜を形成し、第
    １導電型の配線層及び第２導電型の拡散層上にコンタク
    トホールを形成する工程と、 第１及び第２素子領域に第２導電型の不純物を注入する
    工程と、 第１導電型の配線層内の第２導電型の拡散層のみを相殺
    するように第１導電型の不純物を注入する工程と、 第１導電型の配線層及び第２導電型の拡散層上のコンタ
    クトホールに金属配線層を形成する工程とからなる半導
    体集積回路装置の製造方法。
  6. 【請求項６】 上記第１導電型の不純物の注入は、垂直
    方向より所定角度ａをもって行い、かつ半導体集積回路
    装置又は不純物注入方向を回転するようにしたことを特
    徴とする請求項５に記載の半導体集積回路装置の製造方
    法。
  7. 【請求項７】 第１導電型の拡散層を有する第１素子領
    域と、第２導電型の拡散層を有する第２素子領域を備え
    た半導体集積回路装置の製造方法において、 第１及び第２素子領域に第１の層間絶縁膜を形成し、第
    １導電型の拡散層上に第１導電型の配線層を形成する工
    程と、 第１素子領域に絶縁阻止膜を形成する工程と、 第１及び第２素子領域に第２の層間絶縁膜を形成し、第
    １導電型の配線層上の絶縁阻止膜上及び第２導電型の拡
    散層上にコンタクトホールを形成する工程と、 第１及び第２素子領域に第２導電型の不純物を注入する
    工程と、 所定のエッチングにより第１導電型の配線層上の絶縁阻
    止膜を除去する工程と、 第１導電型の配線層及び第２導電型の拡散層上のコンタ
    クトホールに金属配線層を形成する工程とからなる半導
    体集積回路装置の製造方法。
  8. 【請求項８】 第１導電型の拡散層を有する第１素子領
    域と、第２導電型の拡散層を有する第２素子領域を備え
    た半導体集積回路装置の製造方法において、 第１及び第２素子領域に第１の層間絶縁膜を形成し、第
    １導電型の拡散層上に第１導電型の配線層を形成する工
    程と、 第１導電型の配線層をリセスし、リセスした箇所に絶縁
    阻止膜を形成する工程と、 第１及び第２素子領域に第２の層間絶縁膜を形成し、第
    １導電型の配線層上の絶縁阻止膜上及び第２導電型の拡
    散層上にコンタクトホールを形成する工程と、 第１及び第２素子領域に第２導電型の不純物を注入する
    工程と、 所定のエッチングにより第１導電型の配線層上の絶縁阻
    止膜を除去する工程と、 第１導電型の配線層及び第２導電型の拡散層上のコンタ
    クトホールに金属配線層を形成する工程とからなる半導
    体集積回路装置の製造方法。
  9. 【請求項９】 第１導電型の拡散層を有する第１素子領
    域と、第２導電型の拡散層を有する第２素子領域を備え
    た半導体集積回路装置において、 第１導電型の拡散層上に第１導電型の配線層が形成さ
    れ、第１導電型の配線層上のコンタクトホールに金属配
    線層が形成されていると共に、 第２導電型の拡散層上のコンタクトホールに金属配線層
    が形成されていることを特徴とする半導体集積回路装
    置。
  10. 【請求項１０】 第１導電型の拡散層を有する第１素子
    領域と、第２導電型の拡散層を有する第２素子領域を備
    えた半導体集積回路装置において、 第１導電型の拡散層上の第１導電型の配線層に、類似プ
    ロファイルの第１導電型の不純物及び第２導電型の不純
    物が存在し、その上のコンタクトホールに金属配線層が
    形成されていると共に、 第２導電型の拡散層に第２導電型の不純物が注入され、
    その上のコンタクトホールに金属配線層が形成されてい
    ることを特徴とする半導体集積回路装置。
  11. 【請求項１１】 第１導電型の拡散層を有する第１素子
    領域と、第２導電型の拡散層を有する第２素子領域を備
    えた半導体集積回路装置において、 第１導電型の拡散層上の第１導電型の配線層に、第２導
    電型の不純物が存在し、その第２導電型の不純物の注入
    された領域が削られており、その上のコンタクトホール
    に金属配線層が形成されていると共に、 第２導電型の拡散層に第２導電型の不純物が注入され、
    その上のコンタクトホールに金属配線層が形成されてい
    ることを特徴とする半導体集積回路装置。
  12. 【請求項１２】 第１導電型の拡散層を有する第１素子
    領域と、第２導電型の拡散層を有する第２素子領域を備
    えた半導体集積回路装置において、 第１導電型の拡散層上の第１導電型の配線層に、第２導
    電型の不純物が存在し、その第２導電型の不純物の領域
    より広い領域に第１導電型の不純物が存在し、その上の
    コンタクトホールに金属配線層が形成されていると共
    に、 第２導電型の拡散層に第２導電型の不純物が注入され、
    その上のコンタクトホールに金属配線層が形成されてい
    ることを特徴とする半導体集積回路装置。
  13. 【請求項１３】 第１導電型の拡散層を有する第１素子
    領域と、第２導電型の拡散層を有する第２素子領域を備
    えた半導体集積回路装置において、 第１導電型の拡散層上の第１導電型の配線層に、コンタ
    クトホールを介して金属配線層が形成され、 第２導電型の拡散層に第２導電型の不純物が注入され、
    その上のコンタクトホールに金属配線層が形成されてい
    ると共に、 第１素子領域に、第１導電型の配線層の際上面と同じ高
    さに下面がある絶縁阻止膜が残存していることを特徴と
    する半導体集積回路装置。
  14. 【請求項１４】 第１導電型の拡散層を有する第１素子
    領域と、第２導電型の拡散層を有する第２素子領域を備
    えた半導体集積回路装置において、 第１導電型の拡散層上の第１導電型の配線層に、コンタ
    クトホールを介して金属配線層が形成され、 第２導電型の拡散層に第２導電型の不純物が注入され、
    その上のコンタクトホールに金属配線層が形成されてい
    ると共に、 第１導電型の配線層上面に絶縁阻止膜が残存しているこ
    とを特徴とする半導体集積回路装置。
  15. 【請求項１５】 第１導電型の配線層とその上の金属配
    線層の間、及び第２導電型の拡散層とその上の金属配線
    層の間に金属シリサイド層が形成されていることを特徴
    とする請求項９から請求項１４のいずれか１項に記載の
    半導体集積回路装置。
  16. 【請求項１６】 第１素子領域にメモリセル領域及び第
    １導電型のトランジスタ領域が形成され、第２素子領域
    に第２導電型のトランジスタ領域が形成されると共に、
    第１素子領域にメモリセルのストレージノードが形成さ
    れていることを特徴とする請求項９から請求項１５のい
    ずれか１項に記載の半導体集積回路装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100808587B1 (ko) * 2005-12-28 2008-02-29 주식회사 하이닉스반도체 반도체 소자의 제조방법
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US10797072B2 (en) 2018-09-07 2020-10-06 Toshiba Memory Corporation Semiconductor device

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