KR920022525A - 디램셀의 캐패시터 제조 방법 및 그 구조 - Google Patents

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Abstract

내용 없음.

Description

디램셀의 캐패시터 제조 방법 및 그 구조
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 단면도.

Claims (17)

  1. 하나의 트랜지스터와 하나의 캐패시터를 구비하는 디램셀의 캐패시터 제조방법에 있어서, 상기 트랜지스터가 형성된 제1도전형의 반도체 기판 상면에 제1절연막과 제2질연막과 제1포토레지스트를 순차적으로 형성한 후 소정의 확산영역 및 그 양쪽에 이웃한 게이트 상봉 걸치는 영역을 제외하여 상기 제1포토레지스트를 제거하는 제1공정과, 잔류된 상기 제1포토레지스트 패턴 사이에 제3절연막을 층진한 후 상기 잔류된 제1포토레지스트를 제거하여 제3절연막으로 된 벽 및 상기 제3절연막벽으로 둘러싸인 제1요면부를 형성하는 제2공정과, 노출된 제2절연막 및 그 하면의 제1절연막을 식각하여 상기 소정의 확산영역 상면을 노출시킨 후 상기 기판 표면에 제1도전층을 형성하는 제3공정과, 상기 제1도전층 상면에 제2포토레지스트를 도포한 후 상기 제2산화막으로된 벽 상면의 상기 제1도전층이 노출될 때까지 에치백 공정을 실시하는 제4공정과, 상기 노출된 제1도전층 및 제2포토레지스터를 제거하여 스트리지전극을 형성하는 제5공정을 순차적으로 구비함을 특징으로 하는 디램셀의 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 제1절연막이 산화막임을 특징으로 하는 디램셀의 캐패시터 제조방법.
  3. 제1항에 있어서, 상기 제2절연막이 질화막임을 특징으로 하는 디램셀의 캐패시터 제조방법.
  4. 제1항에 있어서, 상기 제3절연막이 산화막, 질화막 또는 스핀온 글래스막등임을 특징으로 하는 디램셀의 캐패시터 제조방법.
  5. 제1항에 있어서, 상기 제1도전층이 다결정 실리콘층임을 특징으로 하는 디램셀의 캐패시터 제조방법.
  6. 하나의 트랜지스터와 하나의 캐패시터를 구비하는 디램셀의 캐패시터 제조방법에 있어서, 상기 트랜지스터가 형성된 제1도전형의 반도체 기판 상면에 소정의 확산영역 및 그 양쪽에 이웃한 게이트 상부에 걸치는 영역을 제외한 영역의 산화막으로 된 벽 및 상기 산화막 벽에 의해 둘러싸인 제1요면부를 형성하는 제1공정과, 상기 제1요면부내에 상기 소정의 확산영역과 접촉하는 제1도전층을 형성하는 제2공정과, 상기 제1도전층 상면에 제1포트레지스트를 도포한 후 상기 산화막으로 된 벽상면의 상기 제1도전층이 노출될 때까지 에치백 공정을 실시하는 제3공정과, 상기 공정에 의해 노출된 상기 제1도전층을 제거한 후 상기 제1요면부내에 잔류하는 제1포토레지스트를 제거한 후 상기판 상면에 제2도전층을 형성하는 제5공정과, 상기 제2도전층 상면에 제2포트레지스트를 도포한 후 상기 산화막으로 된 벽 및 절연막 스페이서 상면의 제2도전층이 노출될때까지 에치백 공정을 실시하는 제6공정과, 상기 노출된 제2도전층을 제거한 후 상기 제2포토레지스트 및 절연막 스페이서를 제거하여 상기 제1요면부에 해당하는 영역내에서 다수개의 요면부를 갖는 스토리지전극을 형성하는 제7공정을 순차적으로 구비함을 특징으로 하는 디램셀의 캐패시터 제조방법.
  7. 제6항에 있어서, 상기 제4공정에서 형성되는 개구부가 상기 제1요면부의 마주보는 두 벽으로 부터 소정거리 이격되는 제1 및 제2측벽과, 상기 제1 및 제2측벽 사이의 제1도전층으로 된 제3 및 제4 측벽으로 이루어짐을 특징으로 하는 디램셀의 캐패시터 제조방법.
  8. 제6항에 있어서, 상기 제4공정에서 형성되는 개구부가 상기 제1요면부의 각 벽으로 부터 소정거리 이격되는 네 측벽으로 이루어짐을 특징으로 하는 디램셀의 캐패시터 제조방법.
  9. 제6항에 있어서, 상기 제1도전층이 다결정 실리콘층임을 특징으로 하는 디램셀의 캐패시터 제조방법.
  10. 제6항에 있어서, 상기 제2도전층이 다결정 실리콘층임을 특징으로 하는 디램셀의 캐패시터 제조방법.
  11. 제6항에 있어서, 상기 절연막 스페이서가 산화막으로 이루어짐을 특징으로 하는 디램셀의 캐패시터 제조방법.
  12. 제6항에 있어서, 상기 제1공정을 실시하기 전에 상기 기판 상면에 제1 및 제2 절연막을 순차적으로 형성하는 공정을 더 구비함을 특징으로 하는 디램셀의 캐패시터 제조방법.
  13. 제12항에 있어서, 상기 제1절연막이 산화막임을 특징으로 하는 디램셀의 캐패시터 제조방법.
  14. 제12항에 있어서, 상기 제2절연막이 질화막임을 특징으로 하는 디램셀의 캐패시터 제조방법.
  15. 디램셀의 캐패시터에 있어서, 소정의 확산영역에 접촉되고 상기 확산영역에 이웃하는 두 게이트 상부에 걸쳐서 다수개의 요면부를 갖는 스토리지전극과, 상기 스토리지전극의 표면에 형성된 유진막을 중간층으로 하는 플레이트 전극으로 이루어짐을 특징으로 하는 디램셀의 캐패시터.
  16. 제15항에 있어서, 상기 스토리지전극이 상기 확산영역 상부의 제1요면부와, 상기 제1요면부를 감싸는 고리모양의 제2요면부와, 상기 제2요면부의 대칭되는 두벽에 각각 이웃하는 제3 및 제4 요면부를 포함함을 특징으로 하는 디램셀의 캐패시터.
  17. 제15항에 있어서, 상기 스토리지전극이 상기 확산영역 상부의 제1요면부와 상기 제1요면부를 감싸는 고리모양의 제2요면부와, 상기 제2요면부롤 감싸는 고리모양의 제3요면부를 포함함을 특징으로 하는 디램셀의 캐패시터.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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