KR970054244A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 플레쉬 메모리소자 및 그 제조방법에 관한 것으로서, 플로팅 게이트가 형성될 활성(Active) 영역에 트랜치를 형성하고, 그 안에 플로팅 게이트를 형성하고 게이트에 의한 단차를 감소시키고, 플로팅 게이트의 길이가 짧아져 발생하는 문턱전압의 감소나 펀치쓰루(Punchthrough) 특성이 열화되는 숏채널 효과가 방지되어 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내용 없음
제2도는 본 발명에 따른 플레쉬 메모리소자의 횡단면도.

Claims (5)

  1. 반도체기판의 일측에 형성되어 있는 소자분리 산화막과, 상기 반도체기판의 타측에 형성되어 있는 제1절 연막과, 상기 제1절연막과 반도체기판의 일정 두께가 제거되어 형성되어 있는 트랜치와, 상기 트랜치의 내측벽에는 형성되어 있는 게이트 산화막과, 상기 게이트 산화막상에 트랜치의 측벽을 따라 요(凹)자 형상으로 형성되어 있는 플로팅 게이트와, 상기 트랜치 측벽에서 플로팅 게이트의 양측 상부에 형성되어 있는 사이드 월스페이서와, 상기 플로팅 게이트상에 형성되어 있는 제2절연막과, 상기 트랜치 양측의 반도체기판에 형성되어 있는 소오스/드레인 영역과, 상기 트랜치 내측의 플로팅 게이트와 중첩되어 한방향으로 연장되어 있는 조절 게이트를 구비하는 플레쉬 메모리소자의 제조방법.
  2. 제1항에 있어서, 상기 제1절연막을 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 플레쉬 메모리 소자.
  3. 제1항에 있어서, 상기 사이드 월 스페이서를 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 플레쉬 메모리 소자.
  4. 제1항에 있어서, 상기 제2절연막을 질화막, 산화막 또는 질화막－산화막의 적층 구조로 형성하는 것을 특징으로 하는 플레쉬 메모리 소자의 제조방법.
  5. 반도체기판상에 소자분리 산화막을 형성하는 공정과, 상기 반도체기판의 활성영역으로 예정되어 있는 부분상에 소오스/드레인 영역을 형성하는 공정과, 상기 구조의 전표면이 제1절연막을 형성하는 공정과, 상기 제1절연막과 그 하부의 반도체기판을 소정 깊이 식각하여 트랜치를 형성하는 공정과, 상기 트랜치에 의해 노출되어 있는 반도체기판의 표면에 게이트 산화막을 형성하는 공정과, 상기 트랜치의 내부에 다결정실리콘 패턴을 형성하는 공정과, 상기 다결정실리콘층 패턴 상측의 트랜치 측벽에 사이드 월 스페이서를 형성하는 공정과, 상기 사이드 월 스페이서를 식각 마스크로 하여 상기 다결정실리콘층 패턴을 소정 깊이로 식각하여 상기 트랜치의 하부 및 측벽을 따라 요(凹)자 형상의 플로팅 게이트를 형성하는 공정과, 상기 플로팅 게이트상에 제2절 연막을 형성하는 공정과, 상기 플로팅 게이트와 중첩되는 조절 게이트를 한방향으로 형성하는 공정을 구비하는 플레쉬 메모리소자의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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