KR970054203A - 비휘발성 메모리 셀의 제조 방법 - Google Patents

비휘발성 메모리 셀의 제조 방법 Download PDF

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황준
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김주용
현대전자산업 주식회사
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    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers

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Abstract

본 발명은 비휘발성 메모리 셀의 제조 방법에 관한 것으로, 드레인 영역에서의 정전 용량 증가로 인한 비트라인의 복귀 속도 저하를 방지하기 위하여 산화막이 형성된 실리콘 기판상에 폴리실리콘층을 형성하고 상기 폴리실리콘층에 소오스 및 드레인 영역을 형성하므로써 소자의 특성을 향상시키며 고집적화를 이룰 수 있는 비휘발성 메모리 셀이 제조 방법에 관한 것이다.

Description

비휘발성 메모리 셀의 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1A 내지 제1E도는 본 발명에 따른 비휘발성 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도.

Claims (3)

  1. 비휘발성 메모리 셀의 제조 방법에 있어서, 필드 산화막이 형성된 실리콘 기판상에 산화막을 성장시킨 후 상기 산화막상에 폴리실리콘층을 형성하는 단계와, 상기 단계로부터 상기 폴리실리콘층에 채널 이온을 주입한 후 열처리하는 단계와, 상기 단계로부터 상기 폴리실리콘층상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적충된 구조의 게이트 전극을 형성하는 단계와, 상기 단계로부터 전체 상부면에 불순물 이온을 주입하여 상기 게이트 전극 양측부의 상기 폴리실리콘층에 소오스 및 드레인 영역을 형성하는 단계와, 상기 단계로부터 전체 상부면에 절연층을 형성한 후 상기 소오스 및 드레인 영역의 소정 부분이 노출되도록 상기 절연층을 식각하여 콘택 홀을 형성하는 단계와, 상기 단계로부터 상기 콘택 홀이 매립되도록 전체 상부면에 금속층을 형성한 후 상기 금속층을 패터닝하여 소오스 및 드레인 전극을 각각 형성하는 단계로 이루어지는 것을 특징으로 하는 비휘발성 메모리 셀의 제조 방법.
  2. 제1항에 있어서, 상기 산화막은 2000 내지 6000A의 두께로 형성되며, 상기 폴리실리콘층은 300 내지 2000A의 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 셀의 제조 방법.
  3. 제1항에 있어서, 상기 유전체막은 하부 산화막, 질화막 및 상부 산화막이 순차적으로 적충된 것을 특징으로 하는 비휘발성 메모리 셀의 제조 방법.
    ※ 참고사항: 최초출원 내용에 의하여 공개하는 것임.
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