KR970018625A - 이이피롬 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

이이피롬(EEPROM) 반도체 장치를 개시한다. 선택 트랜지스터를 구비한 이이피롬(EEPROM) 셀에 있어서, 상부는 선택 트랜지스터가 저장 트랜지스터의 측면에 겹친 구조이고 하부는 드레인영역, 소오스영역, 터널산화막 및 터널접합을 구비한 것을 특징으로 하는 이이피롬(EEPROM)장치를 제공한다. 본 발명의 바람직한 실시예에 의하면, 상기 소오스측에 상기 선택 트랜지스터을 위치시키고 상기 드레인측에 상기 터널 산화막 및 터널 접합을 위치시킨다. 따라서, 본 발명에 의하면, 셀의 프로그램과 소거가 F-N(Fower-Nordheim)터널링 방식의 갖는 이이피롬(EEPROM)셀 및 그 제조방법을 제공함으로써 프로그램 횟수를 10E6 이상이 가능하도록 엔듀런스(endurance)를 향상시켜 제품 수명 연장의 효과를 얻게 된다.

Description

이이피롬 반도체 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4A도 내지 제4I도는 본 발명의 이이피롬(EEPROM)반도체 장치의 제조방법을 나타낸 공정 순서도이다.

Claims (6)

  1. 선택 트랜지스터를 구비한 이이피롬(EEPROM)셀에 있어서, 상부는 선택 트랜지스터가 셀 트랜지스터의 측면에 겹친 구조이고 하부는 드레인 영역, 소오스영역, 터널 산화막 및 터널 접합을 구비한 것을 특징으로 하는 이이피롬(EEPROM)
  2. 제1항에 있어서, 상기 소오스측에 상기 선택 트랜지스터을 위치시키고 상기 드레인측에 상기 터널 산화막 및 터널 접합을 위치시킨 것을 특징으로 하는 이이피롬(EEPROM)장치.
  3. 제1항에 의하면, 상기 드레인측에 상기 선택 트랜지스터을 위치시키고 상기 소오스측에 상기 터널 산화막 및 터널 접합을 위치시킨 것을 특징으로 하는 이이피롬(EEPROM)
  4. 반도체 기판상에 웰(well), 채널 활성영역, 필드 산화막, 셀 게이트 산화막을 형성하는 단계; 상기 셀 게이트 산화막을 패터닝하여 식각하는 단계; 상기 셀 게이트 산화막이 식각된 부위에 이온주입하여 터널접합을 형성하는 단계; 상기 터널접합상에 터널산화막을 형성하는 단계; 기판 전면에 제1도전막을 형성하는 단계; 상기 제1도전막 상에 제1층간 절연막을 형성하는 단계; 상기 제1층간 절연막상에 제2도전막을 형성하는 단계; 상기 제2도전막, 상기 제1층간 절연막 및 상기 제1도전막을 패터닝하여 상기 터널 접합의 일부 및 채널 활성 영역의 일부에 겹치도록 셀 게이트를 형성하는 단계; 상기 결과물상에 산화막을 형성하여 선택 트랜지스터의 게이트 절연막 및 제2층간 절연막을 형성하는 단계; 상기 결과물상에 제3도전막을 패터닝하여 선택 트랜지스터의 게이트를 터널 접합의 반대측에 형성하는 단계; 및 상기 결과물상에 이온 주입 공정으로 소오스/드레인을 형성하는 단계를 구비하는 것을 특징으로 하는 이이피롬(EEPROM) 제조방법
  5. 제4항에 있어서, 상기 제1도전막, 제2도전막, 제3도전막으로는 폴리 실리콘으로 형성하고 이어서 POCl3같은 도판트(DOPANT)를 이온주입시킨 것을 특징으로 하는 이이피롬(EEPROM) 제조방법
  6. 제4항에 있어서, 상기 제1층간 절연막으로는 ONO(Oxide-Nitride-Oxide)구조로 형성하는 것을 특징으로 하는 이이피롬(EEPROM)장치 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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