KR950012739A - 이이피롬 프래쉬 메모리 셀, 메모리 디바이스 및 그 제조방법 - Google Patents

이이피롬 프래쉬 메모리 셀, 메모리 디바이스 및 그 제조방법 Download PDF

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Abstract

본 발명은 프래쉬 메모리셀과 셀 사이에 워드라인과는 직교하는 방향으로 소거전극(31)을 배치하여, 프로게이팅와 소정부분에서 절연층을 사이에 두고 서로 접촉하도록 레이아웃하고, 소거시 이 절연층을 통하여 전자가 챈넬링하도록 한 이이피롬 프래쉬 메모리 디바이스이다. 또 방법으로는 1) 반도체 기판위에 필드영역 (41)과 소자영역을 구분하여 형성한 다음, 게이트 절연막을 형성하고. 그 위에 제 1방향으로 배열된 다수 의 스트립 모양의 프로팅전극용 도전막 패턴을 만드는 공정 , 2) 그후 중간절연층을 디포지션하고, 또 그 위에 콘트롤 게이트용 도전층과 상부 절연층을 차례로 데포지션하는 공정 ; 3) 콘트롤 게이트전극을 정의하고 중간절연층을 식각정지층으로 하여 상부절연층과 콘트롤 게이트용 도전층을 식각하여 콘트롤 게이트전극 을 제2방향으로 형성하는 공정 ; 4) 절연막을 데포지션한 후 에치백하여 콘트롤 게이트에 측벽절연층을 만드는 공정 ; 5) 콘트롤 게이트의 상부 절연층과 측벽절연층을 마스크로 하여서 플로팅 게이트용 도전층을 에치하여 플로팅 게이트전극을 형성하는 공정 ; 6) 고농도 불순물을 이온주입하고 열산화 공정을 실시하여플로팅 게이트 전극의 노출된 부분에 챈넬링절연층을 성장시키고, 주입된 이온이 확산되어 N+공통 소오스 라인 및 소오스/드레인 영역을 형성시키는 공정, 7) 소거전극용 도전층을 형성하고 사진식각 공정으로 소거 전극을 형성하는공정을 포함하여 이루어지는 이이피롬 프래쉬 메모리 디바이스의 제조방법이다.

Description

이이피롬 프래쉬 메모리 셀, 메모리 디바이스 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 이이피롬 프래쉬 메모리 디바이스를 레이아웃 도면,
제5도 (a)-(f): 본 발명의 이이피롬 프래쉬 메모리 디바이스를 제조방법의 일실시예를 설명하기 위하여 공정별로 제3도의 D-D선 단면을 도시한 부분단면도.

Claims (21)

  1. 소오스, 드레인, 소오스와 드레인사이 탠넬위의 게이트절연막, 게이트절연막 위이 챈널과 대향하여 위치하는 프로팅전극, 및 프로팅전극위에 중간절연층을 사이에 두고 위치하는 콘트롤 게이트전극으로 구성되는 이이피롬 프래쉬 메모리셀에 있어서, 상기 프로팅 전극의 적어도 한편에서 프로팅 전극과 챈넬링 절연층을 사이에 두고 적어도 1개소 이상에서 서로 접촉하는 소거전극을 추가로 형성하여 이루어지는 이이퍼롬 프래쉬 메모리 셀.
  2. 제1항에 있어서, 상기 프로팅전극, 콘트롤 게이트전극, 및 소거전극은 각각 폴리실리콘으로 형성되는 것이 특징인 이이피롬 프래쉬 메모리 셀.
  3. 제1항에 있어서, 상기 게이트절연막은 실리콘산화막이고 중간절연증은 ONO 적층막인 것이 특징인 이이피롬 프래쉬 메모리 셀.
  4. 제1항에 있어서, 상기 챈넬링 절연층은 폴리 실리콘을 열산화시켜서 형성한 실리콘산화막인 것이 특징인 이이피롬 프래쉬 메모리 셀.
  5. 제4항에 있어서, 상기 챈넬링 절연층은 두께가 200 내지 500Å되는것이 특징 인 이이피롬 프래쉬 메모리 셀.
  6. 제2항에 있어서, 상기 프로팅전극은 두께 1000∼2000Å, 콘트롤 게이트전극은 두께 3000Å정도, 그리고 소거 전극은 두께 2000 내지 4000Å 정도로 하는 것이 특징인 이이피롬 프래쉬 메모리 셀.
  7. 제3항에 있어서, 상기 게이트절연막은 두께 160 내지 240Å 중간절연층은 그유효산화막 두께가 150내지 250Å인 것이 특징인 이이피롬 프래쉬 메모리 셀.
  8. 소오스 및 드레인이 제1방향으로 배열되고, 소오스와 드레인사이에 게이트 절연막위에 챈넬과 대향하여 위치하는 프로막전극이 한쌍의 소오스 및 드레인 사이마다 배열되고, 프로팅 전극위에 중간절연층을 사이에 두고 위치하는 콘트롤 게이트 전극이 제1방향과는 직교하는 제2방향으로 배열되어서 구성되는 이이피롬 프래쉬 메모리 디바이스에 있어서, 상기 프로팅 전극의 최소한 한편에서 프로팅 전극과 챈넬링 절연층을 사이에 두고 적어도 1개소 이상에서 서로 만나는 소거전극을 제1방향으로 배열하여 이루어지는 이이피롬 프래쉬 메모리 디바이스.
  9. 제8항에 있어서, 상기 소거 전극은 프로팅 전극 양편에서 중첩되는 것이 특징인 이이피롬 프래쉬 메모리 디바이스.
  10. 제8항에 있어서, 상기 게이트절연막은 실리콘산화막이고, 상기 중간절연층은 0N0 적층막이며, 상기 턴넬링절연층은 폴리실리콘을 열산화시켜서 형성한 실리콘산화막인 것이 특징인 이이피롬 프래쉬 메모리 디바이스.
  11. 제10항에 있어서, 상기 턴넬링 절연층은 두께가 200 내지 570Å되는것이 특징인 이이피롬 프래쉬 메모리 디바이스.
  12. 제8항에 있어서, 상기 프로팅전극은 두께 1000∼2000Å, 상기 콘트롤 게이트전극은 두께 3000Å 정도, 그리고 소거전극은 두께 7000 내지 4000Å, 상기 게이트절연막은 두께 160 내지 240Å,상기 중간절연층은 그유효산화막 두께가 150 내지 250Å인 것이 특징인 이이피롬 프래쉬 메모리 디바이스.
  13. 반도체 기판상에 이이피롬 프래쉬 메모리 디바이스를 제조하는 방법에 있어서,1 반도체 기판위에 필드영역과 소자영역을 구분하여 형성한 다음, 게이트 절연막을 형성하고, 그 위에 제1방향으로 배열된 다수의 스트립 모양의 프로팅전극용 도전막 패턴을 만드는 공정, 2) 중간절연층을 디포지션하고, 또 그위에 콘트롤 게이트용 도전층과 상부 절연층을 차례로 데포지션하는 공정, 3) 콘트롤 게이트전극을 정의하고 중간절연층을 식각정지층으로 하여 상부절연층과 콘트롤 게이트용 도전층을 식각하여 콘트롤 게이트전극으르 제2방향으로 형성하는 공정; 4) 절연막을 데포지션한 후 에치백하여 콘트롤 게이트 전극의 측벽에 측벽 절연층을 만드는 공정; 5) 콘트롤 게이트의 상부 절연층과 측벽절연층을 마스크로 하여서 플로팅 게이트용도전칭을 에치하여 플로팅 게이트전극을 형성하는 공정 ; 6) 고농도 불순물을 이온주입하고 열산화 공정을 실시하여 플로팅 게이트 전극의 노출된 부분에 턴넬링 절연층을 성장시키고, 주입된 이온이 확산되어 N+공통 고코스라인 및 각각의 드레인 영역을 형성시키는 공정, 7) 소거전극용 도전층을 데포지션하고 사진식각공정을 실시하여 상기 플로팅 게이트 전극과 적어도 1개소 이상에서 상기 턴넬링 절연층을 사이에두고 만나는 소거전극을 형성하는 공정을 포함하여 이루어지는 이이피롬 프래쉬 메모리 디바이스의 제조방법.
  14. 제13항에 있어서, 상기 게이트절연막으로는 실리콘 옥사이드를 두께 160 내지 240Å으로 가르며, 상기 턴넬링 절연층으로는 실리콘 산화막을 두께 200 내지 500Å 정도로 형성하는것이 특징인 이이피롬 프래쉬 메모리 디바이스 제조방법.
  15. 제13항에 있어서, 상기 프로팅전극용 도전막은 폴리실리콘을 1000∼3000Å 데포지션하고, 불순물 이온을 주입하거나 인시투도핑 방법으로 도핑하여 형성하는 것이 특징인 이이피롬 프래쉬 메모리 디바이스 제조방법.
  16. 제13항에 있어서, 상기 중간 절연층으로는 0-N-0 적층층으로 형성하고, 그 유효산화막 두께는 150 내지 250Å가량 형성하는 것이 특징인 이이피롬 프래쉬 메모리 디바이스 제조방법.
  17. 제13항에 있어서, 상기 콘트롤 게이트용도전층은 폴리실리콘을 3000Å가량 데포지션하고, 불순물 이온을 주입하거나 인시투도핑방법으로 도핑하여 형성하는 것이 특징인 이이피롬 프래쉬 메모리 디바이스 제조방법.
  18. 제13항에 있어서, 상기 소거전극용 도전층은 폴리실리콘을 2000 내지 4000Å 데포지션하고, 콘트롤게이트라인과 수직방향으로 다수의 소거전극을 형성하는 것이 특징인 이이피롬 프래쉬 메모리 디바이스 제조 방법.
  19. 반도체 기판상에 이이피롬 프래쉬 메모리 셀을 제조하는 방법에 있어서, 1) 반도체 기판위에 필드영역과 소자영역을 구분하여 형성한 다음, 게이트 절연막을 형성하고, 스트립 모양의 프로팅전극용 도전막 패턴을 만드는 공정, 2) 중간절연층을 디포지션하고, 또 그위에 콘트롤 게이트용 도전층과 상부 절연층을 차례로 데포지션하는 공정 3) 콘트롤 게이트전극을 정의하고 중간절연층을 식각정지층으로 하여 상부절연층과 콘트롤 게이트용 도전층을 식각하여 콘트롤 게이트전극을 형성하는 공정, 4) 절연막을 데포지션 한 후 에치백하여 콘트롤 게이트 전극의 측벽에 측벽절연층을 만드는 공정, 5) 콘트롤 게이트의 상부 절연층과 측벽절연층을 마스크로 하여서 플로팅 게이트용 도전층을 에치하여 플로팅 게이트전극을 형성하는 공정; 6) 고농도 불순물을 이온주입하고, 플로팅 게이트 전극의 노출된 부분에 턴넬링 절연층을 형성하고, 주입된 이온이 확산되어 N+소오스 및 드레인 영역을 형성시키는 공정 ; 7) 소거전극용 도전층을 형성하고 사진식각 공정으로 소거전극을 형성하는 공정을 포함하여 이루어지는 이이피롬 프래쉬 메모리 디바이스의 제조방법.
  20. 제19항에 있어서, 상기 게이트절연막으로는 실리콘 옥사이드를 두께 160 내지 240Å으로 기르며, 상기 턴넬링절연층으로는 실리콘 산화막을 두께 200 내지 570Å 정도로 형성하는 것이 특징인 이이피롬 프래쉬 메모리 셀 제조방법.
  21. 제19항에 있어서, 상기 프로전극용 폴리실리콘을 1000∼3000Å 데포지션하고, 불순물 이온을 주입하거나 인시투도핑방법으로 도핑하여 형성하는 것이 특징인 이이피롬 프래쉬 메모리 셀 제조방법.
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