KR930011232A - 불휘발성 반도체메모리장치 및 그 제조방법 - Google Patents

불휘발성 반도체메모리장치 및 그 제조방법 Download PDF

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Abstract

내용 없음

Description

불휘발성 반도체메모리장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 종래 EEPROM셀의 평면도.
제 2 도는 종래 EEPROM셀의 수직구조도.
제 3 도는 종래 EEPROM셀의 등가회로도.
제 4 도는 본 발명에 따른 EEPROM셀의 수직구조도.
제 5 도는 본 발명에 따른 EEPROM셀어레이의 일부를 예시한 평면도.
제 6a 도는 및 제 6b 도는 각각 제 5 도에 있어서의 1개의 셀 부분만을 확대하여 도시한 평면도 및 그 단면도.
제 7a 도 내지 제 7b 도는 본 발명에 따른 EEPROM셀을 제조하기 위한 공정순서를 도시한 단면도.
제 8a 도 및 제 8b 도는 각각 제 5 도에 있어서의 접합콘택영역을 확대하여 도시한 평면도 및 그 단면도.
제 9a 도 내지 제 9c 도는 본 발명에 따른 EEPROM셀의 접합콘택을 형성하기 위한 공정순서를 도시한 단면도.

Claims (12)

  1. 반도체기판과, 이 반도체기판위에 전기적으로 서로 절연된 게이트군을 구비하고, 상기 게이트군은, 제1도전층으로 이루어진 부동게이트와, 상기 부동게이트위에 적층된 제2도전층으로 이루어진 제어게이트와, 그리고 상기 반도체기판상에 형성된 불순물 확산 영역을 사이에 두고 상기 부동게이트 및 제어게이트의 반대쪽에 형성된 제1도전층과 제2도전층으로 이루어진 선택게이트를 구비하고, 상기 제1도전층과 제2도전층으로 이루어진 선택게이트는 셀어레이와 셀어레이사이의 필드산화층위에서 콘택을 형성하여 서로 연결되는 것을 특징으로 하는 불휘발성 반도체 메모리장치.
  2. 제 1 항에 있어서, 상기 제1도전층은 다결정실리콘으로 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리장치.
  3. 제1항에 있어서, 상기 제2도전층은 폴리사이드층으로 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리장치.
  4. 제 1 항에 있어서, 상기 부동게이트는 상기 제어게이트패턴에 의한 셀프얼라인 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리장치.
  5. 제 1 항에 있어서, 상기 불순물 확산 영역을 n+형의 깊은 접합영역인 스토리지트랜지스터의 드레인영역인 것을 특징으로 하는 불휘발성 반도체 메모리장치.
  6. 반도체기판상에 선택적 산화를 통해 셀분리용 필드산화층을 형성하는 제1단계, 상기 제1단계 이후 게이트산화막을 형성한 다음 스토리지 트랜지스터의 터널 영역에 해당하는 부분의 상기 게이트산화막을 식각하고 식각에 의해 노출된 반도체기판에 이온주입을 행하는 제 2 단계, 상기 제 2 단계 이후 터널산화막을 형성한 다음 결과물 전면에 제1다결정실리콘층, 절연층, 폴리사이드층을 순차적층하는 제 3 단계, 상기 제 3 단계 이후 선택트랜지스터게이트와 스토리지트랜지스터게이트를 정의하기 위해 셀프얼라인마스크를 적용해서 상기 폴리사이드층, 절연층, 제1다결정실리콘까지 에칭하는 제 4 단계, 상기 제 4 단계이후 선택트랜지스터게이트의 접합콘택이 될 부분에 해당하는 상기 폴리사이드층을 식각하는 제 5 단계, 상기 제 5 단계 이후 스토리지트랜지스터의 드레인영역에 n형 불순물을 이온 주입하는 제 6 단계, 상기 제 6 단계 이후 n형 불순물을 주입하고 선택트랜지스터게이트와 스토리지트랜지스터게이트의 측벽에 스페이서를 형성한 후 다시 n형 불순물을 주입하여 LDD 구조의 소오스/드레인 영역을 형성하는 제 7 단계, 상기 제 7 단계 이후 중간절연막을 형성하고 금속콘택을 정의하기 위해 금속콘택마스크를 적용해서 금속콘택홀을 형성함과 동시에 선택트랜지스터게이트의 접합콘택을 위한 영역을 정의하기 위한 콘택마스크 를 적용해서 접합콘택영역을 형성하는 제8단계, 상기 제8단계 이후 금속을 침적시켜 금속배선을 형성함과 동시에 선택트랜지스터게이트의 접합콘택을 형성하는 제9단계로 이루어진 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  7. 제 6 항에 있어서, 상기 게이트산화막은 300Å~350Å의 두께로 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  8. 제 6 항에 있어서, 제 2 단계의 이온주입은 n형 불순물을 1×1013∼5×1015ions/cm2주입하여 터널영역 아래에 n-영역을 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  9. 제 6 항에 있어서, 상기 절연층은 상기 제1다결정실리콘층을 침적한 후 이를 산화시키고 이 산화된 제1다결정실리콘층상에 Si3N4막을 침적한 다음 이를 산화시켜 형성한 ONO막으로 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  10. 제 6 항에 있어서, 상기 폴리사이드층은 다결정실리콘과 WSi2를 적층하여 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  11. 제 6 항에 있어서, 상기 제 4 단계에 있어서의 선택트랜지스터게이트와 스토리지트랜지스터게이트를 정의하기 위한 마스크패턴사이의 간격은 포토리소그래피공정한계까지 형성할 수 있는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  12. 제 6 항에 있어서, 상기 제 6 단계의 n형 불순물의 이온주입공정후 열처리 공정을 행하여 깊은 접합을 형성하는 공정이 더 포함되는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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