KR970053947A - 불휘발성 반도체 메모리장치 및 그 제조방법 - Google Patents

불휘발성 반도체 메모리장치 및 그 제조방법 Download PDF

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김광호
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    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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    • H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers

Abstract

신규한 불휘발성 반도체 메모리장치 및 그 제조방법이 개시되어 있다. 전하를 보관하기 위한 제1게이트 및 제1게이트를 바이어스 해줄 수 있는 제2게이트가 층간절연막을 사이에 두고 적층되어 있는 적어도 하나의 셀 트랜지스터가 형성된다. 상기 셀 트랜지스터를 선택하기 위한 적어도 하나의 선택 트랜지스터의 게이트절연막 상에는 제1게이트와 제2게이트가 그 사이에 층간절연막 없이 서로 직접 접촉되어 있고, 소자분리막의 상부에도 제1게이트와 제2게이트가 서로 직접 접촉되어 있다. 또한, 메모리셀 어레이를 구동하기 위한 주변회로 트랜지스터의 게이트절연막 상에도 제1게이트와 제2게이트와 서로 직접 접촉되어 있다. 고집적, 고생산성 및 고신뢰성의 플래쉬 메모리소자의 구현이 가능하다.

Description

불휘발성 반도체 메모리장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 제1실시예에 의한 플래쉬 메모리소자의 셀레이아웃도.
제4A도 및 제4B도는 각각 본 발명의 제1실시예에 의한, 제3도의 절단선 AA´및 BB´에 따른 플래쉬 메모리소자의 단면도들이고, 제4C도는 주변회로 트랜지스터의 단면도.

Claims (11)

  1. 전하를 보관하기 위한 제1게이트 및 상기 제1게이트를 바이어스 해줄수 있는 제2게이트가 층간절연막을 사이에 두고 적층되어 있는 적어도 하나의 셀 트랜지스터와 상기 셀 트랜지스터를 선택하기 위한 적어도 하나의 선택 트랜지스터가 직렬 또는 병렬로 연결되어 있는 메모리셀 어레이와, 상기 메모리셀 어레이를 구동하기 위한 주변회로 트랜지스터로 구성된 불휘발성 반도체 메모리장치에 있어서, 상기 선택 트랜지스터의 게이트 절연막 상에는 상기 제1게이트와 제2게이트가 그 사이에 층간절연막 없이 서로 직접 접촉되어 있고, 상기 주변회로 트랜지스터의 게이트 절연막 상에도 상기 제1게이트와 제2게이트가 서로 직접 접촉되어 있으며, 상기 선택 및 주변회로 트랜지스터들이 형성된 활성영역들 간을 격리시키기위한 소자분리막의 상부에도 상기 제1게이트와 제2게이트가 서로 직접 접촉되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리장치.
  2. 제1항에 있어서, 상기 제1게이트는 폴리실리콘으로 형성되고 상기 제2게이트는 폴리실리콘과 텅스텐 실리사이드가 적층된 폴리사이드 구조로 형성된 것을 특징으로 하는 불휘발성 반도체 메모리장치.
  3. 제1항에 있어서, 상기 제1게이트와 제2게이트 사이의 층간 절연막은 산화막/질화막/산화막(ONO)의 3층구조로 형성된 것을 특징으로 하는 불휘발성 반도체 메모리장치.
  4. 전하를 보관하기 위한 제1게이트 및 상기 제1게이트를 바이어스 해줄수 있는 제2게이트가 층간절연막을 사이에 두고 적층되어 있는 적어도 하나의 셀 트랜지스터와 상기 셀 트랜지스터를 선택하기 위한 적어도 하나의 선택 트랜지스터가 직렬 또는 병렬로 연결되어 있는 메모리셀 어레이와, 상기 메모리셀 어레이를 구동하기 위한 주변회로 트랜지스터로 구성된 불휘발성 반도체 메모리장치에 있어서, 상기 선택 트랜지스터의 게이트 절연막 상에는 상기 제1게이트와 제2게이트가 그 사이에 층간절연막 없이 서로 직접 접촉되어 있고, 상기 트랜지스터들이 형성된 활성영역들 간을 격리시키기 위한 소자분리막 상부의 일부에는 제2게이트만이 형성되어 있고, 상기 소자분리막의 하부에는 소자분리막의 형성전에 이온주입된 제1채널스톱 불순물영역보다 높은 불순물 농도를 갖는 제2채널스톱 불순물영역이 형성되어 있으며, 상기 주변회로 트랜지스터의 게이트 절연막 상에도 상기 제1게이트와 제2게이트가 서로 직접 접촉되어 있는 것을 특징으로 하는 비활성 반도체 메모리장치.
  5. 전하를 보관하기 위한 제1게이트 및 상기 제1게이트를 바이어스 해줄수 있는 제2게이트가 층간절연막을 사이에 두고 적층되어 있는 적어도 하나의 셀 트랜지스터와 상기 셀 트랜지스터를 선택하기 위한 적어도 하나의 선택 트랜지스터가 직렬 또는 병렬로 연결되어 있는 메모리셀 어레이와, 상기 메모리셀 어레이를 구동하기 위한 주변회로 트랜지스터로 구성된 불휘발성 반도체 메모리장치의 제조방법에 있어서, 제1도전형의 반도체기판 상에 활성영역과 비활성영역을 정의하기 위한 소자분리막을 형성하는 단계; 상기 결과물 상에, 주변회로 트랜지스터의 게이트 절연막과 선택 트랜지스터의 게이트 절연막을 형성하는 단계; 상기 결과물 상에, 메모리셀 어레이의 터널링 산화막을 형성하는 단계; 상기 결과물 상에 메모리셀 어레이의 부유게이트로 사용되는 제1도전층을 침적하고, 주변회로 트랜지스터 영역 및 선택 트랜지스터 영역의 전면을 덮도록 상기 제1도전층을 패터닝하는 단계; 상기 결과물 상에 층간 절연막을 형성하는 단계; 주변회로 트랜지스터 영역과 선택 트랜지스터 영역의 상기 층간 절연막을 제거하는 단계; 상기 결과물 상에, 메모리셀 어레이의 제어 게이트 및 선택 트랜지스터와 주변회로 트랜지스터의 게이트로 사용되는 제2도전층을 형성하는 단계; 및 상기 제2도전층, 층간유전막 및 제1도전층을 식각하여 게이트를 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  6. 제5항에 있어서, 상기 제1게이트는 폴리실리콘으로 형성하고 상기 제2게이트는 폴리실리콘과 텅스텐 실리사이드가 적층된 폴리사이드 구조로 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  7. 제5항에 있어서, 상기 제1게이트와 제2게이트 사이의 층간절연막은 산화막/질화막/산화막(ONO)의 3층 구조로 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  8. 제5항에 있어서, 상기 제2도전층, 층간유전막 및 제1도전층을 식각하여 게이트를 형성하는 단계 후, 메모리셀 어레이와 주변회로 트랜지스터의 소오스/드레인 영역을 형성하는 단계; 상기 결과물 상에 절연막을 형성하는 단계; 사진식각 공정으로 상기 절연막을 식각하여 상기 게이트 소오스/드레인 영역을 각각 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀이 형성된 결과물 상에 금속배선층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  9. 전하를 보관하기 위한 제1게이트 및 상기 제1게이트를 바이어스 해줄수 있는 제2게이트가 층간절연막을 사이에 두고 적층되어 있는 적어도 하나의 셀 트랜지스터와 상기 셀 트랜지스터를 선택하기 위한 적어도 하나의 선택 트랜지스터가 직렬 또는 병렬로 연결되어 있는 메모리셀 어레이와, 상기 메모리셀 어레이를 구동하기 위한 주변회로 트랜지스터로 구성된 불휘발성 반도체 메모리장치의 제조방법에 있어서, 제1도전형의 반도체기판 상에 활성영역과 비활성영역을 정의하기 위한 단계; 상기 비활성영역에 제1도전형의 제1불순물을 이온주입하여 제1채널스톱 불순물 영역을 형성하는 단계; 상기 제1채널스톱 불순물영역이 형성되어 있는 상기 비활성영역 상에 소자분리막을 형성하는 단계; 상기 결과물 상에, 주변회로 트랜지스터의 게이트 절연막과 선택 트랜지스터의 게이트 절연막을 형성하는 단계; 상기 결과물 상에, 메모리셀 어레이의 터널링산화막을 형성하는 단계; 상기 결과물 상에, 주변회로 트랜지스터 영역의 전면을 덮고, 메모리셀 어레이 및 선택 트랜지스터의 활성영역과 소자분리막의 일부를 덮도록 제1도전층을 형성하는 단계; 상기 제1도전층을 마스크로 하여 제1도전형을 제2불순물을 이온주입함으로써, 상기 제1채널스톱 불순물영역보다 높은 불순물농도를 갖는 제2채널스톱 불순물영역을 형성하는 단계; 상기 결과물 상에, 층간 절연막을 형성하는 단계; 주변회로 트랜지스터 영역과 선택 트랜지스터 영역의 상기 층간 절연막을 제거하는 단계; 상기 결과물 상에, 메모리셀 어레이의 제어게이트 및 선택 트랜지스터와 주변회로 트랜지스터의 게이트로 사용되는 제2도전층을 형성하는 단계; 및 상기 제2도전층, 층간유전막 및 제1도전층을 식각하여 게이트를 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  10. 제9항에 있어서, 상기 제1 및 제2불순물은 3가 이온의 동일한 물질을 사용하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
  11. 제9항에 있어서, 상기 제2불순물은 100∼200KeV의 에너지와 1E13/㎤∼5E13/㎤의 도즈로 이온주입하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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