Claims (11)
전하를 보관하기 위한 제1게이트 및 상기 제1게이트를 바이어스 해줄수 있는 제2게이트가 층간절연막을 사이에 두고 적층되어 있는 적어도 하나의 셀 트랜지스터와 상기 셀 트랜지스터를 선택하기 위한 적어도 하나의 선택 트랜지스터가 직렬 또는 병렬로 연결되어 있는 메모리셀 어레이와, 상기 메모리셀 어레이를 구동하기 위한 주변회로 트랜지스터로 구성된 불휘발성 반도체 메모리장치에 있어서, 상기 선택 트랜지스터의 게이트 절연막 상에는 상기 제1게이트와 제2게이트가 그 사이에 층간절연막 없이 서로 직접 접촉되어 있고, 상기 주변회로 트랜지스터의 게이트 절연막 상에도 상기 제1게이트와 제2게이트가 서로 직접 접촉되어 있으며, 상기 선택 및 주변회로 트랜지스터들이 형성된 활성영역들 간을 격리시키기위한 소자분리막의 상부에도 상기 제1게이트와 제2게이트가 서로 직접 접촉되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리장치.At least one cell transistor in which a first gate for storing charge and a second gate capable of biasing the first gate are stacked with an interlayer insulating film interposed therebetween, and at least one selection transistor for selecting the cell transistor in series. Or a memory cell array connected in parallel and a peripheral circuit transistor for driving the memory cell array, wherein the first gate and the second gate are interposed therebetween on the gate insulating film of the selection transistor. Are in direct contact with each other without an interlayer insulating film, and the first and second gates are in direct contact with each other on the gate insulating film of the peripheral circuit transistor, and to isolate between the active regions in which the selection and peripheral circuit transistors are formed. Also on the top of the device isolation film The first and second gates are in direct contact with each other.
제1항에 있어서, 상기 제1게이트는 폴리실리콘으로 형성되고 상기 제2게이트는 폴리실리콘과 텅스텐 실리사이드가 적층된 폴리사이드 구조로 형성된 것을 특징으로 하는 불휘발성 반도체 메모리장치.The nonvolatile semiconductor memory device of claim 1, wherein the first gate is formed of polysilicon and the second gate is formed of a polyside structure in which polysilicon and tungsten silicide are stacked.
제1항에 있어서, 상기 제1게이트와 제2게이트 사이의 층간 절연막은 산화막/질화막/산화막(ONO)의 3층구조로 형성된 것을 특징으로 하는 불휘발성 반도체 메모리장치.The nonvolatile semiconductor memory device of claim 1, wherein the interlayer insulating film between the first gate and the second gate has a three-layer structure of an oxide film, a nitride film, and an oxide film (ONO).
전하를 보관하기 위한 제1게이트 및 상기 제1게이트를 바이어스 해줄수 있는 제2게이트가 층간절연막을 사이에 두고 적층되어 있는 적어도 하나의 셀 트랜지스터와 상기 셀 트랜지스터를 선택하기 위한 적어도 하나의 선택 트랜지스터가 직렬 또는 병렬로 연결되어 있는 메모리셀 어레이와, 상기 메모리셀 어레이를 구동하기 위한 주변회로 트랜지스터로 구성된 불휘발성 반도체 메모리장치에 있어서, 상기 선택 트랜지스터의 게이트 절연막 상에는 상기 제1게이트와 제2게이트가 그 사이에 층간절연막 없이 서로 직접 접촉되어 있고, 상기 트랜지스터들이 형성된 활성영역들 간을 격리시키기 위한 소자분리막 상부의 일부에는 제2게이트만이 형성되어 있고, 상기 소자분리막의 하부에는 소자분리막의 형성전에 이온주입된 제1채널스톱 불순물영역보다 높은 불순물 농도를 갖는 제2채널스톱 불순물영역이 형성되어 있으며, 상기 주변회로 트랜지스터의 게이트 절연막 상에도 상기 제1게이트와 제2게이트가 서로 직접 접촉되어 있는 것을 특징으로 하는 비활성 반도체 메모리장치.At least one cell transistor in which a first gate for storing charge and a second gate capable of biasing the first gate are stacked with an interlayer insulating film interposed therebetween, and at least one selection transistor for selecting the cell transistor in series. Or a memory cell array connected in parallel and a peripheral circuit transistor for driving the memory cell array, wherein the first gate and the second gate are interposed therebetween on the gate insulating film of the selection transistor. Is directly in contact with each other without an interlayer dielectric layer, and only a second gate is formed in a portion of an upper portion of the isolation layer for isolating active regions in which the transistors are formed, and an ion implantation is formed in the lower portion of the isolation layer before formation of the isolation layer Than the first channel stop impurity region And a second channel stop impurity region having a high impurity concentration, wherein the first gate and the second gate are in direct contact with each other on the gate insulating film of the peripheral circuit transistor.
전하를 보관하기 위한 제1게이트 및 상기 제1게이트를 바이어스 해줄수 있는 제2게이트가 층간절연막을 사이에 두고 적층되어 있는 적어도 하나의 셀 트랜지스터와 상기 셀 트랜지스터를 선택하기 위한 적어도 하나의 선택 트랜지스터가 직렬 또는 병렬로 연결되어 있는 메모리셀 어레이와, 상기 메모리셀 어레이를 구동하기 위한 주변회로 트랜지스터로 구성된 불휘발성 반도체 메모리장치의 제조방법에 있어서, 제1도전형의 반도체기판 상에 활성영역과 비활성영역을 정의하기 위한 소자분리막을 형성하는 단계; 상기 결과물 상에, 주변회로 트랜지스터의 게이트 절연막과 선택 트랜지스터의 게이트 절연막을 형성하는 단계; 상기 결과물 상에, 메모리셀 어레이의 터널링 산화막을 형성하는 단계; 상기 결과물 상에 메모리셀 어레이의 부유게이트로 사용되는 제1도전층을 침적하고, 주변회로 트랜지스터 영역 및 선택 트랜지스터 영역의 전면을 덮도록 상기 제1도전층을 패터닝하는 단계; 상기 결과물 상에 층간 절연막을 형성하는 단계; 주변회로 트랜지스터 영역과 선택 트랜지스터 영역의 상기 층간 절연막을 제거하는 단계; 상기 결과물 상에, 메모리셀 어레이의 제어 게이트 및 선택 트랜지스터와 주변회로 트랜지스터의 게이트로 사용되는 제2도전층을 형성하는 단계; 및 상기 제2도전층, 층간유전막 및 제1도전층을 식각하여 게이트를 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.At least one cell transistor in which a first gate for storing charge and a second gate capable of biasing the first gate are stacked with an interlayer insulating film interposed therebetween, and at least one selection transistor for selecting the cell transistor in series. Or a method of manufacturing a nonvolatile semiconductor memory device comprising a memory cell array connected in parallel and a peripheral circuit transistor for driving the memory cell array, wherein the active region and the inactive region are formed on a first conductive semiconductor substrate. Forming a device isolation film for definition; Forming a gate insulating film of a peripheral circuit transistor and a gate insulating film of a selection transistor on the resultant product; Forming a tunneling oxide layer of a memory cell array on the resultant; Depositing a first conductive layer, which is used as a floating gate of a memory cell array, on the resultant, and patterning the first conductive layer to cover an entire surface of a peripheral circuit transistor region and a selection transistor region; Forming an interlayer insulating film on the resultant product; Removing the interlayer insulating film between the peripheral circuit transistor region and the select transistor region; Forming a second conductive layer on the resultant, the second conductive layer used as a control gate and a gate of a selection transistor and a peripheral circuit transistor of a memory cell array; And etching the second conductive layer, the interlayer dielectric film, and the first conductive layer to form a gate.
제5항에 있어서, 상기 제1게이트는 폴리실리콘으로 형성하고 상기 제2게이트는 폴리실리콘과 텅스텐 실리사이드가 적층된 폴리사이드 구조로 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.The method of claim 5, wherein the first gate is formed of polysilicon and the second gate is formed of a polyside structure in which polysilicon and tungsten silicide are stacked.
제5항에 있어서, 상기 제1게이트와 제2게이트 사이의 층간절연막은 산화막/질화막/산화막(ONO)의 3층 구조로 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.6. The method of manufacturing a nonvolatile semiconductor memory device according to claim 5, wherein the interlayer insulating film between the first gate and the second gate has a three-layer structure of an oxide film, a nitride film, and an oxide film (ONO).
제5항에 있어서, 상기 제2도전층, 층간유전막 및 제1도전층을 식각하여 게이트를 형성하는 단계 후, 메모리셀 어레이와 주변회로 트랜지스터의 소오스/드레인 영역을 형성하는 단계; 상기 결과물 상에 절연막을 형성하는 단계; 사진식각 공정으로 상기 절연막을 식각하여 상기 게이트 소오스/드레인 영역을 각각 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀이 형성된 결과물 상에 금속배선층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.The method of claim 5, further comprising: forming a gate / drain region of the memory cell array and the peripheral circuit transistor after etching the second conductive layer, the interlayer dielectric layer, and the first conductive layer to form a gate; Forming an insulating film on the resultant product; Etching the insulating layer by a photolithography process to form contact holes exposing the gate source / drain regions, respectively; And forming a metal wiring layer on the resultant in which the contact hole is formed.
전하를 보관하기 위한 제1게이트 및 상기 제1게이트를 바이어스 해줄수 있는 제2게이트가 층간절연막을 사이에 두고 적층되어 있는 적어도 하나의 셀 트랜지스터와 상기 셀 트랜지스터를 선택하기 위한 적어도 하나의 선택 트랜지스터가 직렬 또는 병렬로 연결되어 있는 메모리셀 어레이와, 상기 메모리셀 어레이를 구동하기 위한 주변회로 트랜지스터로 구성된 불휘발성 반도체 메모리장치의 제조방법에 있어서, 제1도전형의 반도체기판 상에 활성영역과 비활성영역을 정의하기 위한 단계; 상기 비활성영역에 제1도전형의 제1불순물을 이온주입하여 제1채널스톱 불순물 영역을 형성하는 단계; 상기 제1채널스톱 불순물영역이 형성되어 있는 상기 비활성영역 상에 소자분리막을 형성하는 단계; 상기 결과물 상에, 주변회로 트랜지스터의 게이트 절연막과 선택 트랜지스터의 게이트 절연막을 형성하는 단계; 상기 결과물 상에, 메모리셀 어레이의 터널링산화막을 형성하는 단계; 상기 결과물 상에, 주변회로 트랜지스터 영역의 전면을 덮고, 메모리셀 어레이 및 선택 트랜지스터의 활성영역과 소자분리막의 일부를 덮도록 제1도전층을 형성하는 단계; 상기 제1도전층을 마스크로 하여 제1도전형을 제2불순물을 이온주입함으로써, 상기 제1채널스톱 불순물영역보다 높은 불순물농도를 갖는 제2채널스톱 불순물영역을 형성하는 단계; 상기 결과물 상에, 층간 절연막을 형성하는 단계; 주변회로 트랜지스터 영역과 선택 트랜지스터 영역의 상기 층간 절연막을 제거하는 단계; 상기 결과물 상에, 메모리셀 어레이의 제어게이트 및 선택 트랜지스터와 주변회로 트랜지스터의 게이트로 사용되는 제2도전층을 형성하는 단계; 및 상기 제2도전층, 층간유전막 및 제1도전층을 식각하여 게이트를 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.At least one cell transistor in which a first gate for storing charge and a second gate capable of biasing the first gate are stacked with an interlayer insulating film interposed therebetween, and at least one selection transistor for selecting the cell transistor in series. Or a method of manufacturing a nonvolatile semiconductor memory device comprising a memory cell array connected in parallel and a peripheral circuit transistor for driving the memory cell array, wherein the active region and the inactive region are formed on a first conductive semiconductor substrate. Defining; Ion-implanting a first impurity of a first conductivity type into the inactive region to form a first channel stop impurity region; Forming an isolation layer on the inactive region in which the first channel stop impurity region is formed; Forming a gate insulating film of a peripheral circuit transistor and a gate insulating film of a selection transistor on the resultant product; Forming a tunneling oxide film of a memory cell array on the resultant; Forming a first conductive layer on the resultant to cover an entire surface of a peripheral circuit transistor region and to cover an active region of a memory cell array and a selection transistor and a portion of an isolation layer; Forming a second channel stop impurity region having a higher impurity concentration than the first channel stop impurity region by ion implanting a second impurity in the first conductivity type using the first conductive layer as a mask; Forming an interlayer insulating film on the resultant; Removing the interlayer insulating film between the peripheral circuit transistor region and the select transistor region; Forming a second conductive layer on the resultant, the second conductive layer used as a control gate and a selection transistor and a peripheral circuit transistor of the memory cell array; And etching the second conductive layer, the interlayer dielectric film, and the first conductive layer to form a gate.
제9항에 있어서, 상기 제1 및 제2불순물은 3가 이온의 동일한 물질을 사용하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.10. The method of claim 9, wherein the first and second impurities are made of the same material of trivalent ions.
제9항에 있어서, 상기 제2불순물은 100∼200KeV의 에너지와 1E13/㎤∼5E13/㎤의 도즈로 이온주입하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.10. The method of claim 9, wherein the second impurity is ion implanted at an energy of 100 to 200 KeV and a dose of 1E13 / cm3 to 5E13 / cm3.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.