JP2512609B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
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- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Description
【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、高集積化に適した不揮発性半導体記憶装
置およびその製造方法に関するものである。
置およびその製造方法に関するものである。
（ロ）従来の技術 従来の不揮発性半導体記憶装置としては、第６図に示
すように、Ｐ型半導体基板１の表面にＮ型のドレイン領
域1aおよびソース領域1bを有し、ソース領域に対してオ
フセットとなるような位置にゲート絶縁膜２を介して、
浮遊ゲート3/層間絶縁膜33/制御ゲート34から成る３層3
6構造を配置し、オフセット側には、上記３層構造に対
して形成されたサイドウォール電極35を配したような構
造のものがある。
すように、Ｐ型半導体基板１の表面にＮ型のドレイン領
域1aおよびソース領域1bを有し、ソース領域に対してオ
フセットとなるような位置にゲート絶縁膜２を介して、
浮遊ゲート3/層間絶縁膜33/制御ゲート34から成る３層3
6構造を配置し、オフセット側には、上記３層構造に対
して形成されたサイドウォール電極35を配したような構
造のものがある。
そして、この構造で、サイドウォール電極35と制御ゲ
ート34に別々に最適な電位を与える事によってソース側
からの電子の注入を実現している。
ート34に別々に最適な電位を与える事によってソース側
からの電子の注入を実現している。
（ハ）発明が解決しようとする課題 しかしながら、上記従来の不揮発性半導体記憶装置
は、浮遊ゲート３を含む層膜36に対して自己制御的に形
成されたサイドウォールを使うという利点がある半面、
このサイドウォール部を電極35として使う為、全体の製
造工程は非常に複雑なものとなっている。
は、浮遊ゲート３を含む層膜36に対して自己制御的に形
成されたサイドウォールを使うという利点がある半面、
このサイドウォール部を電極35として使う為、全体の製
造工程は非常に複雑なものとなっている。
この発明の目的は、チャネル領域部のオフセット領域
長と不純物濃度の自己制御性を残したままサイドウォー
ル部電極を削除し、小さなセル面積でしかも従来の方法
よりもより安定で製造方法が簡単な電気的書き込み・消
去可能な不揮発性半導体記憶装置およびその製造方法を
提供することにある。
長と不純物濃度の自己制御性を残したままサイドウォー
ル部電極を削除し、小さなセル面積でしかも従来の方法
よりもより安定で製造方法が簡単な電気的書き込み・消
去可能な不揮発性半導体記憶装置およびその製造方法を
提供することにある。
（ニ）課題を解決するための手段 上記目的を達成するために、本発明によれば、半導体
基板の表面に、上記半導体基板と異なる導電型のドレイ
ン領域及びソース領域を有し、このドレイン領域とソー
ス領域との間のチャネル領域の一部を覆う浮遊ゲート
（第１のゲート電極）及び該浮遊ゲート上の第２ゲート
電極を有し、上記ドレイン領域は上記浮遊ゲートに対し
て自己整合的に隣接しており、上記ソース領域は浮遊ゲ
ートからある一定距離をおいて存在しているような左右
非対称な形状を有する不揮発性半導体記憶装置におい
て、上記チャネル領域全体の表面電位をコントロールす
る上記第２のゲート電極と、上記浮遊ゲート下及びその
近傍のみの表面電位を実質的にコントロールし、それに
よって電気的に書き込み・消去可能にしうる第３のゲー
ト電極とが、絶縁膜を介して上記第３のゲート電極を上
記第２のゲート電極の上方に垂直方向に重ねて形成さ
れ、チャネル領域内の浮遊ゲートで覆われている領域と
それ以外の領域とで上記半導体基板濃度を変えることに
よりソースから電子の注入を行う第１の不揮発性半導体
記憶装置が提供される。
基板の表面に、上記半導体基板と異なる導電型のドレイ
ン領域及びソース領域を有し、このドレイン領域とソー
ス領域との間のチャネル領域の一部を覆う浮遊ゲート
（第１のゲート電極）及び該浮遊ゲート上の第２ゲート
電極を有し、上記ドレイン領域は上記浮遊ゲートに対し
て自己整合的に隣接しており、上記ソース領域は浮遊ゲ
ートからある一定距離をおいて存在しているような左右
非対称な形状を有する不揮発性半導体記憶装置におい
て、上記チャネル領域全体の表面電位をコントロールす
る上記第２のゲート電極と、上記浮遊ゲート下及びその
近傍のみの表面電位を実質的にコントロールし、それに
よって電気的に書き込み・消去可能にしうる第３のゲー
ト電極とが、絶縁膜を介して上記第３のゲート電極を上
記第２のゲート電極の上方に垂直方向に重ねて形成さ
れ、チャネル領域内の浮遊ゲートで覆われている領域と
それ以外の領域とで上記半導体基板濃度を変えることに
よりソースから電子の注入を行う第１の不揮発性半導体
記憶装置が提供される。
また、本発明によれば、半導体基板の表面に、該半導
体基板と異なる導電型のドレイン領域及びソース領域を
有し、このドレイン領域とソース領域との間のチャネル
領域の一部を覆う浮遊ゲート（第１のゲート電極）及び
該浮遊ゲート上の第２のゲート電極を有し、上記ドレイ
ン領域は上記浮遊ゲートに対して自己整合的に隣接して
おり、上記ソース領域は浮遊ゲートからある一定距離を
おいて存在しているような左右非対称な形状を有する不
揮発性半導体記憶装置において、 チャネル領域中のオフセット領域（浮遊ゲートで覆わ
れている領域以外の領域）の不純物濃度が、上記オフセ
ット領域の反転電圧と書き込みに必要な浮遊ゲート電位
を得るための第２のゲート電極の電位とが等しくなるよ
うな不純物濃度であることによってソース領域からの電
子注入を行う第２の不揮発性半導体装置が提供される。
体基板と異なる導電型のドレイン領域及びソース領域を
有し、このドレイン領域とソース領域との間のチャネル
領域の一部を覆う浮遊ゲート（第１のゲート電極）及び
該浮遊ゲート上の第２のゲート電極を有し、上記ドレイ
ン領域は上記浮遊ゲートに対して自己整合的に隣接して
おり、上記ソース領域は浮遊ゲートからある一定距離を
おいて存在しているような左右非対称な形状を有する不
揮発性半導体記憶装置において、 チャネル領域中のオフセット領域（浮遊ゲートで覆わ
れている領域以外の領域）の不純物濃度が、上記オフセ
ット領域の反転電圧と書き込みに必要な浮遊ゲート電位
を得るための第２のゲート電極の電位とが等しくなるよ
うな不純物濃度であることによってソース領域からの電
子注入を行う第２の不揮発性半導体装置が提供される。
さらに、本発明によれば、半導体基板の表面の所定領
域を覆う浮遊ゲートを形成した後、上記半導体基板と同
一の導電型であって上記半導体基板よりも高濃度の第１
の不純物領域を形成するために、上記浮遊ゲートをマス
クとして上記半導体基板表面に対して略垂直にイオン注
入を行う工程と、 上記半導体基板と異なる導電型を有し、上記第１の不
純物領域よりも高濃度のドレイン領域及びソース領域を
形成するために、上記浮遊ゲートを、マスクとして上記
半導体基板表面に対して斜め方向からイオン注入を行
い、上記ドレイン領域の端部を上記浮遊ゲートの一方の
端部側の所定領域の下に入り込むように形成し、一方、
上記ソース領域の端部を上記浮遊ゲートの他方の端部側
の所定領域から離間するように形成する工程と、 上記浮遊ゲート上及びチャネル領域上に、第１の層間
絶縁膜を形成し、第２のゲート電極をチャネル領域全体
を覆うように形成した後、第２の層間絶縁膜を形成し、
エッチバック工程を経て上記浮遊ゲートと重なった第２
のゲート電極の凸部表面のみ露出するようにメモリーセ
ル全体の平坦化を行った後、第３の層間絶縁膜を形成
し、続いて少なくとも上記第２のゲート電極上部に上記
第３の層間絶縁膜を介して第３のゲート電極を形成する
第１の不揮発性半導体記憶装置の製造方法が提供され
る。
域を覆う浮遊ゲートを形成した後、上記半導体基板と同
一の導電型であって上記半導体基板よりも高濃度の第１
の不純物領域を形成するために、上記浮遊ゲートをマス
クとして上記半導体基板表面に対して略垂直にイオン注
入を行う工程と、 上記半導体基板と異なる導電型を有し、上記第１の不
純物領域よりも高濃度のドレイン領域及びソース領域を
形成するために、上記浮遊ゲートを、マスクとして上記
半導体基板表面に対して斜め方向からイオン注入を行
い、上記ドレイン領域の端部を上記浮遊ゲートの一方の
端部側の所定領域の下に入り込むように形成し、一方、
上記ソース領域の端部を上記浮遊ゲートの他方の端部側
の所定領域から離間するように形成する工程と、 上記浮遊ゲート上及びチャネル領域上に、第１の層間
絶縁膜を形成し、第２のゲート電極をチャネル領域全体
を覆うように形成した後、第２の層間絶縁膜を形成し、
エッチバック工程を経て上記浮遊ゲートと重なった第２
のゲート電極の凸部表面のみ露出するようにメモリーセ
ル全体の平坦化を行った後、第３の層間絶縁膜を形成
し、続いて少なくとも上記第２のゲート電極上部に上記
第３の層間絶縁膜を介して第３のゲート電極を形成する
第１の不揮発性半導体記憶装置の製造方法が提供され
る。
（ホ）作用 チャネル領域のうち、浮遊ゲート下部の表面濃度に対
してオフセット領域部の表面濃度を上げたりあるいはそ
の部分のゲート膜厚を厚くする事によってソースからの
プログラム時に制御ゲートに与えられる電圧（その電圧
はオフセット領域の反転電圧Ｖth近傍に等しく設定され
る）が向上し、本来ソースからの電子の書き込みに必要
とされる浮遊ゲートの電位（ドレイン電圧の約1.5〜2.0
倍）に対して制御ゲートからの容量カップリングによる
浮遊ゲートの電位のもち上りがより有効に起こるため、
そのより少なくなった不足分を第３のゲート電極からの
第２のゲート電極を通しての容量カップリングで補うこ
とによってソースからの電子の書き込みをより簡便に実
現できる。
してオフセット領域部の表面濃度を上げたりあるいはそ
の部分のゲート膜厚を厚くする事によってソースからの
プログラム時に制御ゲートに与えられる電圧（その電圧
はオフセット領域の反転電圧Ｖth近傍に等しく設定され
る）が向上し、本来ソースからの電子の書き込みに必要
とされる浮遊ゲートの電位（ドレイン電圧の約1.5〜2.0
倍）に対して制御ゲートからの容量カップリングによる
浮遊ゲートの電位のもち上りがより有効に起こるため、
そのより少なくなった不足分を第３のゲート電極からの
第２のゲート電極を通しての容量カップリングで補うこ
とによってソースからの電子の書き込みをより簡便に実
現できる。
もちろん、セルサイズが増大する事を犠牲にすれば、
制御ゲートからの容量カップリングによる浮遊ゲートの
電位のもち上りで足りない不足分は、浮遊ゲートと同一
表面上に位置した第３のゲート電極と上記浮遊ゲートと
の直接容量カップリングによって補う事もできる。
制御ゲートからの容量カップリングによる浮遊ゲートの
電位のもち上りで足りない不足分は、浮遊ゲートと同一
表面上に位置した第３のゲート電極と上記浮遊ゲートと
の直接容量カップリングによって補う事もできる。
また、前記オフセット部の反転電圧Ｖthを上げて、書
き込みに必要な浮遊ゲート電位を得るための第２のゲー
ト電極の電位と等しくする事によって第３のゲート電極
を必要とすることなくソースからの電子の注入を実現で
きる。
き込みに必要な浮遊ゲート電位を得るための第２のゲー
ト電極の電位と等しくする事によって第３のゲート電極
を必要とすることなくソースからの電子の注入を実現で
きる。
（ヘ）実施例 以下、この発明の不揮発性半導体記憶装置およびその
製造方法を図示の実施例により詳細に説明する。
製造方法を図示の実施例により詳細に説明する。
第１図（ｆ）に示すように、この不揮発性半導体記憶
装置は、Ｐ型のSi基板１の表面に、Ｎ型のドレイン領域
６とＮ型のソース領域７とを備えている。また、ドレイ
ン領域６は浮遊ゲート３に対して領域Ｓでオーバーラッ
プしており、ソース領域７は浮遊ゲート３から離れて存
在している。
装置は、Ｐ型のSi基板１の表面に、Ｎ型のドレイン領域
６とＮ型のソース領域７とを備えている。また、ドレイ
ン領域６は浮遊ゲート３に対して領域Ｓでオーバーラッ
プしており、ソース領域７は浮遊ゲート３から離れて存
在している。
そして、ソース領域７と浮遊ゲート３の間のオフセッ
ト領域5aは基板１と同タイプでオフセット領域以外の基
板表面部分1aより濃度の濃い領域となっている。
ト領域5aは基板１と同タイプでオフセット領域以外の基
板表面部分1aより濃度の濃い領域となっている。
さらに、この不揮発性半導体記憶装置は、これらの領
域6,7,1a,5aを覆うゲート絶縁膜２を備え、このゲート
絶縁膜２上に、ドレイン６にオーバーラップしてソース
７に対してはオフセットを持つ位置に浮遊ゲート３を持
ち、さらにその上にドレイン６、ソース７、オフセット
領域5a、浮遊ゲート３上に形成した絶縁膜（第１の層間
絶縁膜）８を介して制御ゲート９が全体を覆うように存
在している。しかも、この不揮発性半導体記憶装置は、
制御ゲート９で覆われた凹凸部を第２の層間絶縁膜10で
平坦化した上に凸部でのみ薄い絶縁膜（第３の層間絶縁
膜）11を介して第３のゲート電極12と接するような構造
になっている。
域6,7,1a,5aを覆うゲート絶縁膜２を備え、このゲート
絶縁膜２上に、ドレイン６にオーバーラップしてソース
７に対してはオフセットを持つ位置に浮遊ゲート３を持
ち、さらにその上にドレイン６、ソース７、オフセット
領域5a、浮遊ゲート３上に形成した絶縁膜（第１の層間
絶縁膜）８を介して制御ゲート９が全体を覆うように存
在している。しかも、この不揮発性半導体記憶装置は、
制御ゲート９で覆われた凹凸部を第２の層間絶縁膜10で
平坦化した上に凸部でのみ薄い絶縁膜（第３の層間絶縁
膜）11を介して第３のゲート電極12と接するような構造
になっている。
この不揮発性半導体記憶装置は次のようにして製造さ
れる。
れる。
まず、第１図（ａ）に示すように、Ｐ型のSi基板１上
にゲート絶縁膜２を形成し、次にポリシリコン層を全面
に堆積してＰ型あるいはＮ型にドープした後、パターニ
ングを行い所定の領域に浮遊ゲート３を形成し、続い
て、Si基板１よりも高濃度の第１のＰ型不純物領域４お
よび第２のＰ型不純物領域５を形成するために、上記浮
遊ゲート３をマスクとしてSi基板１の表面に対して略垂
直な方向［第１図（ａ）に矢印Ａで示す向き］にイオン
注入を行う。その結果、基板上には、上記両不純物領域
４および５と、これら領域よりも低い濃度（イオン注入
する前の基板濃度）を有する基板表面部分1aが形成され
る。
にゲート絶縁膜２を形成し、次にポリシリコン層を全面
に堆積してＰ型あるいはＮ型にドープした後、パターニ
ングを行い所定の領域に浮遊ゲート３を形成し、続い
て、Si基板１よりも高濃度の第１のＰ型不純物領域４お
よび第２のＰ型不純物領域５を形成するために、上記浮
遊ゲート３をマスクとしてSi基板１の表面に対して略垂
直な方向［第１図（ａ）に矢印Ａで示す向き］にイオン
注入を行う。その結果、基板上には、上記両不純物領域
４および５と、これら領域よりも低い濃度（イオン注入
する前の基板濃度）を有する基板表面部分1aが形成され
る。
次にSi基板１とは逆のタイプでかつ上記第１および第
２の不純物領域4,5よりもさらに高濃度のＮ型のドレイ
ン領域６およびソース領域７を形成する為に、上記浮遊
ゲート３をマスクとしてSi基板１の表面に対して斜め方
向［第１図（ｂ）に矢印Ｂで示す向き］からイオン注入
を行う。
２の不純物領域4,5よりもさらに高濃度のＮ型のドレイ
ン領域６およびソース領域７を形成する為に、上記浮遊
ゲート３をマスクとしてSi基板１の表面に対して斜め方
向［第１図（ｂ）に矢印Ｂで示す向き］からイオン注入
を行う。
このようにした場合、ドレイン領域６の端部6aは浮遊
ゲート３の一方の端部3a側における基板表面部分1aに入
り込む一方、ソース領域７の端部7aは浮遊ゲート３の他
方の端部3b側における基板表面部分1aから離間した状態
となる。この際、第１の不純物領域４はドレイン領域６
に包含されて完全にＮ型になる一方、第２の不純物領域
５はその端部（オフセット領域）5aを除く大部分がソー
ス領域７に包含されてＮ型になる。
ゲート３の一方の端部3a側における基板表面部分1aに入
り込む一方、ソース領域７の端部7aは浮遊ゲート３の他
方の端部3b側における基板表面部分1aから離間した状態
となる。この際、第１の不純物領域４はドレイン領域６
に包含されて完全にＮ型になる一方、第２の不純物領域
５はその端部（オフセット領域）5aを除く大部分がソー
ス領域７に包含されてＮ型になる。
この後、第１図（ｃ）に示すように熱酸化あるいはノ
ンドープSiO2を成長させて浮遊ゲート３の周囲に絶縁膜
８を形成した後、第２のゲート電極（制御ゲート）９を
全体を覆うように形成する。
ンドープSiO2を成長させて浮遊ゲート３の周囲に絶縁膜
８を形成した後、第２のゲート電極（制御ゲート）９を
全体を覆うように形成する。
次に上記第２のゲート電極９が浮遊ゲート３をカバー
する事によってできた凹凸を埋める為に、全面に、絶縁
膜10を形成して平坦化をおこない［第１図（ｄ）参
照］、さらに全面にわたってエッチバックを行い、第１
図（ｅ）に示すように平坦化された絶縁膜10を形成す
る。
する事によってできた凹凸を埋める為に、全面に、絶縁
膜10を形成して平坦化をおこない［第１図（ｄ）参
照］、さらに全面にわたってエッチバックを行い、第１
図（ｅ）に示すように平坦化された絶縁膜10を形成す
る。
そして、全面にわたって新たな薄い高品質の絶縁膜11
を形成後、電極となる膜を堆積し、パターニングして第
２のゲート電極９の凸部でのみ、薄い絶縁膜11を介して
容量カップリングする第３の電極（第３のゲート電極）
12を形成する［第１図（ｆ）参照］。
を形成後、電極となる膜を堆積し、パターニングして第
２のゲート電極９の凸部でのみ、薄い絶縁膜11を介して
容量カップリングする第３の電極（第３のゲート電極）
12を形成する［第１図（ｆ）参照］。
その後、通常のMOSの製造工程に戻り、全面に、燐お
よびホウ素を含むSiO213を形成して必要な各電極部に電
極取り出し口を開口して製造を完了する［第１図（ｆ）
参照］。
よびホウ素を含むSiO213を形成して必要な各電極部に電
極取り出し口を開口して製造を完了する［第１図（ｆ）
参照］。
また、第２図は、前記デバイスの製造条件を変更する
事により第３のゲート電極を必要とすることなくソース
からの電子の注入をおこなえるようにしたこの発明の装
置の第２の実施例を示す。
事により第３のゲート電極を必要とすることなくソース
からの電子の注入をおこなえるようにしたこの発明の装
置の第２の実施例を示す。
すなわち、第２図に示したように、オフセット領域5b
部の濃度を前記第１の実施例のオフセト領域5a部よりも
かなり上げる事によって、チャネル領域中のオフセット
領域のＶth（反転電位）と、書き込みに必要な浮遊ゲー
ト電位を得る為の第２のゲート電極との電位を等しくす
る事によって第３のゲート電極を削除する事ができる。
部の濃度を前記第１の実施例のオフセト領域5a部よりも
かなり上げる事によって、チャネル領域中のオフセット
領域のＶth（反転電位）と、書き込みに必要な浮遊ゲー
ト電位を得る為の第２のゲート電極との電位を等しくす
る事によって第３のゲート電極を削除する事ができる。
さらに、第３図に上記第２の実施例の変形例である、
第３のゲート電極を必要としないこの発明の第３の実施
例およびその製造方法を示す。この装置は、第３図
（ｃ）に示すように、オフセット領域5bの濃度を上げる
と同時にオフセット部5bのゲート膜厚を厚くして、この
部分のVthをソース７からの電子の書き込みに必要な浮
遊ゲート電位を与える制御ゲート電圧に等しく設定して
第３のゲート電極を必要としないものである。
第３のゲート電極を必要としないこの発明の第３の実施
例およびその製造方法を示す。この装置は、第３図
（ｃ）に示すように、オフセット領域5bの濃度を上げる
と同時にオフセット部5bのゲート膜厚を厚くして、この
部分のVthをソース７からの電子の書き込みに必要な浮
遊ゲート電位を与える制御ゲート電圧に等しく設定して
第３のゲート電極を必要としないものである。
次に、第３図に従って、製造方法を説明する。
まず、第１図（ｂ）までは上記第１の実施例での製造
工程と同じ工程を有し、それ以降浮遊ゲート３を埋め込
むような形で平坦化用絶縁膜14を形成する［第３図
（ａ）参照］。
工程と同じ工程を有し、それ以降浮遊ゲート３を埋め込
むような形で平坦化用絶縁膜14を形成する［第３図
（ａ）参照］。
そして、エッチバックを行い、浮遊ゲート３の上部の
みを露出するようにしてから［第３図（ｂ）参照］、新
たな薄い高品質の絶縁膜15を形成し、その上に制御ゲー
トとなる第２のゲート電極９を堆積する。以降は通常の
MOS製造工程と同じである。
みを露出するようにしてから［第３図（ｂ）参照］、新
たな薄い高品質の絶縁膜15を形成し、その上に制御ゲー
トとなる第２のゲート電極９を堆積する。以降は通常の
MOS製造工程と同じである。
次に上記デバイスを使った場合のセルレイアウト例を
セル面積を犠牲にしてより簡単に実現する場合、すなわ
ち、第３ゲート電極が同一表面上に位置している場合
（第４図参照）と、セル面積を縮小して実現する場合、
すなわち、第３のゲート電極を第１および第２のゲート
電極の交点上に重ねた場合（第５図参照）について説明
する。
セル面積を犠牲にしてより簡単に実現する場合、すなわ
ち、第３ゲート電極が同一表面上に位置している場合
（第４図参照）と、セル面積を縮小して実現する場合、
すなわち、第３のゲート電極を第１および第２のゲート
電極の交点上に重ねた場合（第５図参照）について説明
する。
まず、第４図において、浮遊ゲート（第１のゲート電
極）17は薄いゲート酸化膜領域と厚い酸化膜（Field酸
化膜）領域16にまたがって位置しており、制御ゲート
（第２のゲート電極）18は薄いゲート酸化膜領域で前記
浮遊ゲートと容量カップリングしており、第３のゲート
電極は、同一平面上で厚い酸化膜領域上で前記浮遊ゲー
トと直接カップリングしている。20はＰ型不純物領域で
ある。
極）17は薄いゲート酸化膜領域と厚い酸化膜（Field酸
化膜）領域16にまたがって位置しており、制御ゲート
（第２のゲート電極）18は薄いゲート酸化膜領域で前記
浮遊ゲートと容量カップリングしており、第３のゲート
電極は、同一平面上で厚い酸化膜領域上で前記浮遊ゲー
トと直接カップリングしている。20はＰ型不純物領域で
ある。
この場合、ソースから電子を注入するのに必要な浮遊
ゲート電位のうち、制御ゲート18から与えられる電位分
を引いた残りは、浮遊ゲート17に直接容量カップリング
している第３のゲート電極19から与えられる。
ゲート電位のうち、制御ゲート18から与えられる電位分
を引いた残りは、浮遊ゲート17に直接容量カップリング
している第３のゲート電極19から与えられる。
第５図の場合は、セル面積を小さくする為に前記第１
図で説明したように第３のゲート電極23が浮遊ゲート
（第１のゲート電極）21と制御ゲート（第２のゲート電
極）22の重なり部で容量カップリングしている。そして
この場合は、ソースから電子を注入するのに必要な浮遊
ゲート電位のうち、制御ゲート22から与えられる電位分
を差し引いた残りは、浮遊ゲート21に制御ゲートを通し
て間接的に容易カップリングしている第３のゲート電極
23から与えられる。
図で説明したように第３のゲート電極23が浮遊ゲート
（第１のゲート電極）21と制御ゲート（第２のゲート電
極）22の重なり部で容量カップリングしている。そして
この場合は、ソースから電子を注入するのに必要な浮遊
ゲート電位のうち、制御ゲート22から与えられる電位分
を差し引いた残りは、浮遊ゲート21に制御ゲートを通し
て間接的に容易カップリングしている第３のゲート電極
23から与えられる。
以上のようにした場合、 （ｉ）オフセット領域の長さ、及び不純物濃度が簡単に
自己制御的に形成でき、 （ii）また、ソースからの電子の書込を発生させる為に
必要な浮遊ゲート電位のうち制御ゲートから与えられる
電位で不足する部分を、浮遊ゲートと直接あるいは間接
的に容量カップリングする第３の電極で補う事で安定し
た書き込みを行う事ができる。
自己制御的に形成でき、 （ii）また、ソースからの電子の書込を発生させる為に
必要な浮遊ゲート電位のうち制御ゲートから与えられる
電位で不足する部分を、浮遊ゲートと直接あるいは間接
的に容量カップリングする第３の電極で補う事で安定し
た書き込みを行う事ができる。
（iii）また、第１図のように第３の電極を第１、第２
のゲート電極の上部に重ねる事によってセル面積を小さ
くできる。
のゲート電極の上部に重ねる事によってセル面積を小さ
くできる。
（iv）さらに前出のようにプロセスを工夫すれば第３の
ゲート電極なしでソースからの電子の書き込みも可能に
なる。
ゲート電極なしでソースからの電子の書き込みも可能に
なる。
（ト）発明の効果 以上より明らかなように、この発明は従来技術がもつ
オフセット領域の長さ、濃度の決定を自己制御的にでき
るという利点を残したまま、サイドウォール電極を使わ
ず、チャネル領域内の浮遊ゲート下とそれ以外の領域と
で半導体基板の濃度を変えるとともに、より製造が簡単
な第３の電極を３次元的に重ねたり、あるいはプロセス
上の工夫を行って制御ゲートのみでソースからのプログ
ラムを可能にする効果をもつ。
オフセット領域の長さ、濃度の決定を自己制御的にでき
るという利点を残したまま、サイドウォール電極を使わ
ず、チャネル領域内の浮遊ゲート下とそれ以外の領域と
で半導体基板の濃度を変えるとともに、より製造が簡単
な第３の電極を３次元的に重ねたり、あるいはプロセス
上の工夫を行って制御ゲートのみでソースからのプログ
ラムを可能にする効果をもつ。
第１図（ａ）〜（ｆ）はそれぞれこの発明の第１の実施
例の不揮発性半導体記憶装置の製造方法を説明する工程
図、第２図はこの発明の第２の実施例を示す構成説明
図、第３図（ａ）〜（ｃ）はこの発明の第３の実施例を
示し、上記第２の実施例と同じタイプの装置の製造方法
を説明する工程図、第4,5図はそれぞれこの発明によっ
て得られたデバイスを使った場合の異なるセルレイアウ
ト例を示す構成説明図、第６図は従来を示す要部構成説
明図である。 １……Ｐ型Si基板、２……ゲート絶縁膜、 3,17,21……浮遊ゲート（第１のゲート電極）、 4,5,5a,5b,20,24……Ｐ型不純物領域、 ６……ドレイン領域、７……ソース領域、 ８……第１の層間絶縁膜、 9,18,22……制御ゲート（第２のゲート電極）、 10……第２の層間絶縁膜、 11……第３の層間絶縁膜、 12,19,23……第３のゲート電極、 13……第４の層間絶縁膜、 14……平坦化絶縁膜、 15……薄い高品質の絶縁膜、 16……Field酸化膜。
例の不揮発性半導体記憶装置の製造方法を説明する工程
図、第２図はこの発明の第２の実施例を示す構成説明
図、第３図（ａ）〜（ｃ）はこの発明の第３の実施例を
示し、上記第２の実施例と同じタイプの装置の製造方法
を説明する工程図、第4,5図はそれぞれこの発明によっ
て得られたデバイスを使った場合の異なるセルレイアウ
ト例を示す構成説明図、第６図は従来を示す要部構成説
明図である。 １……Ｐ型Si基板、２……ゲート絶縁膜、 3,17,21……浮遊ゲート（第１のゲート電極）、 4,5,5a,5b,20,24……Ｐ型不純物領域、 ６……ドレイン領域、７……ソース領域、 ８……第１の層間絶縁膜、 9,18,22……制御ゲート（第２のゲート電極）、 10……第２の層間絶縁膜、 11……第３の層間絶縁膜、 12,19,23……第３のゲート電極、 13……第４の層間絶縁膜、 14……平坦化絶縁膜、 15……薄い高品質の絶縁膜、 16……Field酸化膜。
Claims (3)
- 【請求項１】半導体基板の表面に、上記半導体基板と異
なる導電型のドレイン領域及びソース領域を有し、この
ドレイン領域とソース領域との間のチャネル領域の一部
を覆う浮遊ゲート（第１のゲート電極）及び該浮遊ゲー
ト上の第２ゲート電極を有し、上記ドレイン領域は上記
浮遊ゲートに対して自己整合的に隣接しており、上記ソ
ース領域は浮遊ゲートからある一定距離をおいて存在し
ているような左右非対称な形状を有する不揮発性半導体
記憶装置において、 上記チャネル領域全体の表面電位をコントロールする上
記第２のゲート電極と、上記浮遊ゲート下及びその近傍
のみの表面電位を実質的にコントロールし、それによっ
て電気的に書き込み・消去可能にしうる第３のゲート電
極とが、絶縁膜を介して上記第３のゲート電極を上記第
２のゲート電極の上方に垂直方向に重ねて形成され、チ
ャネル領域内の浮遊ゲートで覆われている領域とそれ以
外の領域とで上記半導体基板濃度を変えることによりソ
ースから電子の注入を行うことを特徴とする不揮発性半
導体記憶装置。 - 【請求項２】半導体基板の表面に、該半導体基板と異な
る導電型のドレイン領域及びソース領域を有し、このド
レイン領域とソース領域との間のチャネル領域の一部を
覆う浮遊ゲート（第１のゲート電極）及び該浮遊ゲート
上の第２のゲート電極を有し、上記ドレイン領域は上記
浮遊ゲートに対して自己整合的に隣接しており、上記ソ
ース領域は浮遊ゲートからある一定距離をおいて存在し
ているような左右非対称な形状を有する不揮発性半導体
記憶装置において、 チャネル領域中のオフセット領域（浮遊ゲートで覆われ
ている領域以外の領域）の不純物濃度が、上記オフセッ
ト領域の反転電圧と書き込みに必要な浮遊ゲート電位を
得るための第２のゲート電極の電位とが等しくなるよう
な不純物濃度であることによってソース領域からの電子
注入を行うことを特徴とする不揮発性半導体装置。 - 【請求項３】半導体基板の表面の所定領域を覆う浮遊ゲ
ートを形成した後、上記半導体基板と同一の導電型であ
って上記半導体基板よりも高濃度の第１の不純物領域を
形成するために、上記浮遊ゲートをマスクとして上記半
導体基板表面に対して略垂直にイオン注入を行う工程
と、 上記半導体基板と異なる導電型を有し、上記第１の不純
物領域よりも高濃度のドレイン領域及びソース領域を形
成するために、上記浮遊ゲートを、マスクとして上記半
導体基板表面に対して斜め方向からイオン注入を行い、
上記ドレイン領域の端部を上記浮遊ゲートの一方の端部
側の所定領域の下に入り込むように形成し、一方、上記
ソース領域の端部を上記浮遊ゲートの他方の端部側の所
定領域から離間するように形成する工程と、 上記浮遊ゲート上及びチャネル領域上に、第１の層間絶
縁膜を形成し、第２のゲート電極をチャネル領域全体を
覆うように形成した後、第２の層間絶縁膜を形成し、エ
ッチバック工程を経て上記浮遊ゲートと重なった第２の
ゲート電極の凸部表面のみ露出するようにメモリーセル
全体の平坦化を行った後、第３の層間絶縁膜を形成し、
続いて少なくとも上記第２のゲート電極上部に上記第３
の層間絶縁膜を介して第３のゲート電極を形成すること
を特徴とする、請求項１記載の不揮発性半導体記憶装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173801A JP2512609B2 (ja) | 1990-06-29 | 1990-06-29 | 不揮発性半導体記憶装置およびその製造方法 |
| US08/000,555 US5367185A (en) | 1990-06-29 | 1993-01-04 | Non-volatile semiconductor memory with third electrode covering control gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173801A JP2512609B2 (ja) | 1990-06-29 | 1990-06-29 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0461381A JPH0461381A (ja) | 1992-02-27 |
| JP2512609B2 true JP2512609B2 (ja) | 1996-07-03 |
Family
ID=15967411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2173801A Expired - Fee Related JP2512609B2 (ja) | 1990-06-29 | 1990-06-29 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5367185A (ja) |
| JP (1) | JP2512609B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970003845B1 (ko) * | 1993-10-28 | 1997-03-22 | 금성일렉트론 주식회사 | 이이피롬 프래쉬 메모리 셀, 메모리 디바이스 및 그 제조방법 |
| US5822242A (en) * | 1997-03-05 | 1998-10-13 | Macronix International Co, Ltd. | Asymmetric virtual ground p-channel flash cell with latid n-type pocket and method of fabrication therefor |
| KR102396288B1 (ko) * | 2014-10-27 | 2022-05-10 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55156371A (en) * | 1979-05-24 | 1980-12-05 | Toshiba Corp | Non-volatile semiconductor memory device |
| US4361847A (en) * | 1980-04-07 | 1982-11-30 | Eliyahou Harari | Non-volatile EPROM with enhanced drain overlap for increased efficiency |
| JPS59111370A (ja) * | 1982-12-16 | 1984-06-27 | Seiko Instr & Electronics Ltd | 不揮発性半導体メモリ |
| US4620656A (en) * | 1983-04-11 | 1986-11-04 | Herbert L. Engineering Corp. | Automatic rivet-feeding system for reliable delivery of plural rivet sizes |
| US4794565A (en) * | 1986-09-15 | 1988-12-27 | The Regents Of The University Of California | Electrically programmable memory device employing source side injection |
| US4853895A (en) * | 1987-11-30 | 1989-08-01 | Texas Instruments Incorporated | EEPROM including programming electrode extending through the control gate electrode |
| US5168465A (en) * | 1988-06-08 | 1992-12-01 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| US5262987A (en) * | 1988-11-17 | 1993-11-16 | Seiko Instruments Inc. | Floating gate semiconductor nonvolatile memory having impurity doped regions for low voltage operation |
-
1990
- 1990-06-29 JP JP2173801A patent/JP2512609B2/ja not_active Expired - Fee Related
-
1993
- 1993-01-04 US US08/000,555 patent/US5367185A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0461381A (ja) | 1992-02-27 |
| US5367185A (en) | 1994-11-22 |
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Legal Events
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