JPH0574949B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は小面積化を可能とする浮遊ゲート型不
揮発性半導体記憶装置に関する。

［従来の技術］ 従来のFAMOS型の浮遊ゲートを用いた不揮発
性半導体記憶装置では、個々の記憶素子を構成す
るソース、チヤンネル、ドレイン、浮遊ゲート、
制御ゲート等は半導体基板の表面に横方向に配列
されて形成されている。このために半導体基板上
の１個の記憶素子の占める面積が大きく高集積化
に難点があつた。

［本発明によつて解決される問題点］ 本発明は集積度の高い不揮発性半導体記憶装置
を提供することを目的とする。

［問題点を解決するための手段］ 本発明の不揮発性半導体記憶装置は、表面部に
第１導電型の作動層をもつ第１導電型の半導体基
板と、 該半導体基板の内部に複数個に分割されて埋め
込まれるとともにドレイン領域およびソース領域
の一方となる第２導電型の不純物埋込層と、 該作動層の表面から該不純物埋込層に達するま
で垂直方向に凹設される複数の縦溝と、 該作動層の表面部に形成されて該縦溝に接する
とともに該ドレイン領域及び該ソース領域の他方
となる第２導電型の不純物領域と、 該縦溝に面する該作動層の表面に形成されて該
不純物埋込層および該不純物領域を導通可能なチ
ヤンネル領域に対し一定厚さの絶縁膜を隔てて該
垂直方向に形成された浮遊ゲートと、 該縦溝内にて該浮遊ゲートに対し一定厚さの絶
縁膜を隔てて該浮遊ゲートに隣接する制御ゲート
と、 下端が該各不純物埋込層に接続され上端が該作
動層の表面に達する前記不純物埋込層給電用の導
電柱とを有することを特徴としている。

なお、本明細書でいう絶縁物隔壁は上記縦溝内
に埋設される絶縁物をいう。

即ち本発明の不揮発性半導体記憶装置は個々の
記憶素子を構成するドレイン、チヤンネル、ソー
ス、浮遊ゲート、制御ゲートが半導体基板の厚さ
方向即ち縦方向に配設されている。このために記
憶素子の集積密度が高くなる。

本発明の不揮発性半導体記憶装置を構成する半
導体基板はＰ型、Ｎ型のいずれでもよく、半導体
基板の型を本発明では第１導電型と称する。

この半導体基板の表面部は作動層を構成する。
この作動層は半導体基板自体の表面部で構成して
もまた、同じ第１導電型のエピタキシヤル層で形
成してもよい。作動層の厚さは２〜10μ。その不
純物濃度は１×10¹⁵〜５×10¹⁶cm^-3程度のもので
ある。

第２導電型の不純物埋込層は半導体基板の内
部、作動層の下方に形成される。ここで第２導電
型とは第１導電型と対象をなす導電型の意味であ
る。即ち第１導電型がＰ型の場合に第２導電型は
Ｎ型となる。

絶縁物隔壁は作動層の表面から不純物埋込層に
まで達するもので、実質上作動層を各作動領域に
区画する。

浮遊ゲート及び制御ゲートはこの絶縁物隔壁の
中に形成されている。浮遊ゲートはチヤンネル領
域が形成される作動領域部から一定厚さ（500〜
1000Å）の絶縁膜を隔てた縦方向に伸びる板状の
ものである。なお、浮遊ゲートと半導体基板との
間の絶縁物膜の厚さを、トンネル効果の生じる程
度の厚さ（酸化物の場合70〜200Å）とすること
によりEERPOMとすることができる。この浮遊
ゲートは通常多結晶シリコンで形成される。

浮遊ゲートのその隣りにある作動領域と反対側
の部分の絶縁物隔壁内に制御ゲートが形成されて
いる。この制御ゲートも通常多結晶シリコンで形
成される。

１個の作動領域に対して２個、４個等の複数個
の浮遊ゲート、制御ゲートを設けることができ
る。各浮遊ゲート、制御ゲートは縦方向に並列し
て配列することが必要である。

絶縁物隔壁に接し、かつ不純物埋込層の上方の
作動領域表面部分にソース領域、ドレイン領域の
他方となる不純物領域が形成される。この不純物
領域と不純物埋込層の間で浮遊ゲートに隣接した
作動層（作動領域）にチヤンネル領域が形成され
る。

又不純物埋込層と基板表面との導電性を確保す
るために、チヤンネル領域以外の作動層（作動領
域）の部分あるいは絶縁物隔壁内に基板表面より
不純物埋込層に達する導電柱を設けることができ
る。この導電柱は多結晶シリコンで構成できる。
なお、１個の作動領域に複数個の記憶素子を形成
する場合には作動領域の表面部に形成されている
不純物領域を各々チヤンネルストツパで分離する
必要がある。なお作動領域の表面および各不純物
領域は絶縁物層で被覆され、この絶縁物層を貫通
する部分にアルミニウム電極が形成される。な
お、ドレイン、ソースとなるいずれかの電極とそ
の電極が隣接する不純物領域との間に薄いトンネ
ル効果が生じる程度の絶縁膜を設けることもでき
る。このトンネル絶縁膜はソースとドレイン間の
カツトオフ時には漏れ電流をなくし、ハイインピ
ーダンスとなる。

なお、絶縁膜としてはSiO₂膜が一般的である
が、その他Al₂O₃、Si₃N₄およびそれらの複合膜
を使用することができる。

［本発明装置の作用］ 本発明の不揮発性半導体記憶装置では、不純物
埋込層および作動領域に形成された不純物領域の
いずれか一方をソース、他方をドレインとするも
のである。浮遊ゲートへの書き込みは書き込みた
い部分の浮遊ゲートに隣接する制御ゲートにプラ
ス電圧を加え、かつドレイン間に高電圧を付加
し、アバランシエ電流を流す。そしてアバランシ
エ現象で生じた励起された電子が絶縁膜を通り抜
け、浮遊ゲートに流入して蓄積される。浮遊ゲー
トはその全周囲を酸化物膜等の絶縁膜で囲まれて
いるため、浮遊ゲート中の電子は逃げ出すことな
く浮遊ゲート内に保持される。すなわち不揮発性
となる。

浮遊ゲートの消去は、半導体基板表面に紫外線
を照射することによりなされる。この紫外線によ
り浮遊ゲート中の電子が励起され絶縁膜を通り抜
け、浮遊ゲートが消去される。なお、浮遊ゲート
と不純物埋込層との間の絶縁膜がトンネル効果を
生じる程度の薄いものである場合には、消去した
い浮遊ゲートに隣接する制御ゲートのみを低い電
位とし、他の制御ゲート、ソース、ドレインおよ
び基板を高い電位にすることにより、低い電位の
制御ゲートに隣接する浮遊ゲートから電子がトン
ネル絶縁膜を介して流れる。これにより、浮遊ゲ
ートの消去ができる。

実施例 １ 本発明の第１実施例の不揮発性半導体記憶装置
の要部断面を第１図〜第３図に示す。第１図およ
び第２図は縦方向の断面であり、第３図は第１図
のＡ−Ａ矢視断面である。なお、第１図および第
２図は第３図のＢ−Ｂ矢視断面図、Ｃ−Ｃ矢視断
面図に相当する。この装置はＰ型シリコン基板１
と、このシリコン基板１の一定範囲に形成された
Ｎ型の不純物埋込層２１，２２と、シリコン基板
１およびこれら不純物埋込層２１，２２の表面に
形成されたＰ型のエピタキシヤル層３、このエピ
タキシヤル層３を名作動領域３１に区画する酸化
物壁４等で構成されている。酸化物壁４は一定間
隔をへだてて直列する複数の堤状に基板表面部に
形成された隣り合う堤状部の間の作動層を横切る
方向に設けられた隔壁部とで構成されている。こ
れにより酸化物壁４により作動層が名作動領域３
１，３２，３３に区画される。酸化物層４内の隔
壁部内で名作動領域に面した側と一定厚さ（40〜
1000Å）の酸化膜４１をへだてて浮遊ゲート５
１，５２および５３，５４が形成されている。そ
して各隔壁部の中央部で両側の制御ゲート５１と
５２および５３と５４の間に酸化膜４２を介して
制御ゲート６１，６２が形成されている。作動領
域３１，３２，３３の上面部にはＮ型の不純物領
域７１，７２，７３，７４が形成されている。ま
た、１個の作動領域内に形成された２個の不純物
領域の上部にはそれぞれＰ型不純物領域としたチ
ヤンネルストツパ７５，７６，７７が設けられて
いる。制御ゲート６１，６２はそれぞれ配線パタ
ーン（図示せず）に結線され、その表面に形成さ
れた保護絶縁膜４３に被覆されている。不純物領
域７１，７２，７３，７４は保護絶縁膜４３に設
けたコンタクト穴を介して電極（図示せず）に結
線されている。また、各不純物層２１，２２は酸
化物層４に縦方向に設けられた多結晶シリコンよ
りなる導電柱２５，２６で基板表面部に導かれ、
配線パターン（図示せず）に結線されている。

本実施例の不揮発性半導体記憶装置は以上のよ
うに構成されている。

次に第４図〜第７図により本実施例の不揮発性
半導体記憶装置の製造方法を説明する。まず、第
４図に示すように（100）Ｐ型のシリコン基板１
（６〜８Ωcm）に第五属（As、Ｐ、Sb）を拡散さ
せＮ型の不純物埋個層２１，２２を所定の領域に
形成する。その後Ｐ型で１×10¹⁵cm^-3〜５×10¹⁶
cm^-3のエピタキシヤル層３を４〜10μｍの厚さで
成長させる。次に各領域を電気的に分離させるた
め、シリコン基板１とエピタキシヤル層３に溝ほ
り後CVD法でSiO₂を形成してアイソレーシヨン
をおこない酸化物層４を形成する。その後約1000
℃のスチーム雰囲気中の酸化でエピタキシヤル層
３の表面に0.8〜1.0μｍの熱酸化膜（SiO₂）を形
成する。そして一般に用いられるホトリソグラフ
イ、エツチング手法により、制御ゲート６１，６
２および浮遊ゲート５１，５２，５３，５４を形
成するための溝を形成する予定領域にレジストパ
ターンを形成し、次にこのレジストパターンをマ
スクとして反応性イオンエツチング又はイオンミ
リング、反応性イオンミリング等で異方性のエツ
チングを行なつて上記熱酸化膜を部分的にエツチ
ングし、引き続きエピタキシヤル層３を選択的に
異方性エツチングを行ない、エツチングの底部が
不純物埋込層２に到達するまでエツチングを進め
予定した溝を形成する。

次にレジストパターンを除去して溝内部を1000
℃〜1050℃のドライ酸素中で熱酸化し、溝の内壁
面と底面を500〜1000Å酸化し、次にこの熱酸化
膜を除去する。この酸化、除去を行なうことによ
つて反応性イオンエツチングでの汚れ、エツチン
グ面の荒れを除去し、引き続き形成する予定の熱
酸化膜の絶縁耐圧の向上及び熱安定性が得られ
る。上記のように熱酸化膜を除去した後、再酸化
を1000℃〜1050℃のドライ酸素中で行ない溝の内
壁面と側面に500〜1000Åの熱酸化膜４１（第５
図）を形成する。これにより作動領域３１，３
２，３３（第５図）が区画される。

次にLPCVD法により全面にひ素又はリンを多
量に含むN⁺型多結晶シリコン層５を熱酸化膜４
１が形成された溝が埋まるように堆積する。この
状態を第５図に示す。

次に、反応性イオンエツチング等により作動領
域３１，３２，３３の表面に形成した熱酸化膜４
１等の表面が部分的に現われるまで上面の多結晶
シリコン層をエツチバツグ法により除去する。引
き続き上記の溝を形成した方法と同様の方法で多
結晶シリコン層５をエツチングして第２の溝６０
および導電柱２５，２６を形成するための穴（図
示せず）を形成する。これにより浮遊ゲート５
１，５２，５３，５４が形成される。次に、形成
された穴の部分を再び上記と同様に溝６０の表面
を酸化して熱酸化膜４２を形成する。この状態を
第６図に示す。引続き導電柱となる領域の底面の
熱酸化膜を（他の部分をレジストでおおい）除去
する。

つづいて第７図に示すように溝６０および穴を
埋めるようにしてＮ型の第２多結晶シリコン層６
を形成する。そしてこの第２多結晶シリコン層６
を部分的にエツチング除去して、制御ゲート６
１，６２、導電柱２５，２６（第２図）および配
線パターン（図示せず）を形成する。そしてN⁺
の不純物領域７１，７２，７３，７４を形成する
ため不純物を所定領域にイオン注入で形成する。

次に配線パターン等の表面にSiO₂を堆積して
保護絶縁膜４３を形成する。その後電気的接続を
とるためのコンタクト穴を形成する。

次いでコンタクト穴の部分に一般に用いられる
アルミ蒸着層を形成し、ホトリソグラフイー、エ
ツチングにより配線層を含む電極８１，８２，８
３，８４（第１図）を形成する。このようにして
第１図に示す本実施例の不揮発性半導体記憶装置
を製造する。

また第２の溝６０の形成を行なう前に所謂選択
酸化法（LOCOS法）等により表面の平滑化を行
なうとともに、本実施例では示さなかつた所謂通
常のMOSトランジスタをエピタキシヤル層３領
域に形成することもできる。

以上のように形成した装置は本実施例では所謂
EPROMとして使用される。

本実施例の動作の一例を第８図に示す。この第
８図は書き込み動作を示すもので、書き込みたい
浮遊ゲート５３の部分に容量結合している制御ゲ
ート６２にプラス（＋）電圧を加える。そして浮
遊ゲート５３の対応する８３に（＋）電圧を印加
し、ソース２２はアースする。これにより、浮遊
ゲート５３に隣接する作動領域３２の不純物領域
７３で形成されたドレインにアバランシエ電流が
流れ、アバランシエ電流を構成する一部の励起さ
れた電子が熱酸化膜４１を通り、浮遊ゲート５３
に流れ込み電子が蓄積され浮遊ゲートが形成され
る。

本実施例の場合、ドレインとソースとの間にＮ
チヤンネルが形成され、ドレインとソースとの間
の導通がなされる。浮遊ゲート５３に電子が書き
込まれていると、Ｎチヤンネルが形成されにく
い。すなわちしきい値が高くなる。制御ゲートに
電子が注入されていない場合はＮチヤンネルが形
成されやすく、いわゆるしきい値が低い。このし
きい値の高い低いにより０レベルおよび１レベル
の記憶が可能となる。

本実施例のEPROMを消去するには、制御ゲー
トに紫外線とかＸ線を照射し、紫外線、Ｘ線で制
御ゲート中の電子を励起して制御ゲートより電子
を逃し、制御ゲートを消去できる。なお、この場
合電気的に制御ゲートの消去はできない。

実施例 ２ 本発明の第２実施例の不揮発性半導体記憶装置
の要部縦断面図を第９図に示す。なお、この実施
例の不揮発性半導体記憶装置は第１実施例の不揮
発性半導体記憶装置と大部分同一の構造をもち、
第９図は第１実施例の第１図に相当する。また、
図面上では本第２実施例の図面として、第１実施
例の第２図、第３図をそのまま使用できる。

第２実施例では、各不純物埋込層２１，２２と
各浮遊ゲートの境界にある酸化物層70〜200Åの
トンネル電流が流れる程度の酸化物の厚さいわゆ
るトンネル酸化膜４４としたものである。このト
ンネル酸化膜４４の形成は、上記した第１実施例
の熱酸化膜４１が形成された後、反応性イオンエ
ツチングで異方性エツチングにより溝の底面の酸
化膜部分のみをエツチング除去する。そして不純
物埋込層２１，２２が表出した表面にアルゴンで
希釈したドライ酸素中で酸化し、70〜200Åのト
ンネル酸化膜４４を形成するものである。

本実施例の不揮発性半導体記憶装置はトンネル
酸化膜４４を通して電子を浮遊ゲート５１，５
２，５３，５４から流出できるためEEPROMと
なる。

［発明の効果］ 本発明の不揮発性半導体記憶装置ではソースお
よびドレインの一方を半導体基板の内部に埋め込
んだ不純物埋込層として構成し、ソース、チヤン
ネルおよびドレインを基板の縦（深さ）方向に形
成している。また、制御ゲートおよび浮遊ゲート
も縦方向に形成されている。このため記憶素子の
集積密度が高い。

更に、本発明の不揮発性半導体記憶装置は、不
純物埋込層が複数に分割され、かつ、各不純物埋
込層が導電柱を通じて表面配線から給電できるの
で、不純物埋込層をチツプ当たり一個しか設けな
い場合に比べて不純物埋込層のパターニングのた
めのマスク枚数は一枚増加するものの、例えば周
辺回路のトランジスタをメモリセルのトランジス
タとほとんど同一工程で形成したりするなど回路
構成自由度が増大する。

【図面の簡単な説明】

第１図、第２図および第３図は本発明の第１実
施例の不揮発性半導体記憶装置を示し、第１図お
よび第２図は夫々その要部縦断面図、第３図は第
１図のＡ−Ａ矢視断面図、第４図ないし第７図は
第１実施例の不揮発性半導体記憶装置を製造する
ときの主要工程ごとの装置の要部を示す断面図で
あり、第４図はエピタキシヤル層を形成した時の
断面図、第５図は浮遊ゲートを形成するための多
結晶シリコン層を形成したときの断面図、第６図
は制御ゲートを形成するための第２の溝を形成し
たときの断面図、第７図は第２の溝に第２の多結
晶シリコン層を形成したときの断面図、第８図は
第１実施例の不揮発性半導体記憶装置の作動状態
における書き込み時の配線を示す断面図、第９図
は第２実施例の不揮発性半導体記憶装置の要部縦
断面図である。 １……基板、２１，２２……不純物埋込層、２
５，２６……導電柱、３……エピタキシヤル層、
３１，３２，３３……作動領域、４……酸化物
層、４４……トンネル酸化膜、５１，５２，５
３，５４……浮遊ゲート、６１，６２……制御ゲ
ート、７１，７２，７３，７４……不純物領域、
７５，７６，７７……チヤンネルストツパ。

Claims (1)

1. 【特許請求の範囲】 １ 表面部に第１導電型の作動層をもつ第１導電
   型の半導体基板と、 該半導体基板の内部に複数個に分割されて埋め
   込まれるとともにドレイン領域およびソース領域
   の一方となる第２導電型の不純物埋込層と、 該作動層の表面から該不純物埋込層に達するま
   で垂直方向に凹設される複数の縦溝と、 該作動層の表面部に形成されて該縦溝に接する
   とともに該ドレイン領域及び該ソース領域の他方
   となる第２導電型の不純物領域と、 該縦溝に面する該作動層の表面に形成されて該
   不純物埋込層および該不純物領域を導通可能なチ
   ヤンネル領域に対し一定厚さの絶縁膜を隔てて該
   垂直方向に形成された浮遊ゲートと、 該縦溝内にて該浮遊ゲートに対し一定厚さの絶
   縁膜を隔てて該浮遊ゲートに隣接する制御ゲート
   と、 下端が該各不純物埋込層に接続され上端が該作
   動層の表面に達する前記不純物埋込層給電用の導
   電柱とを有することを特徴とする不揮発性半導体
   記憶装置。 ２ 浮遊ゲートと半導体基板との間はトンネル効
   果が発生可能な膜厚を有する絶縁膜で隔てられて
   いる特許請求の範囲第１項記載の不揮発生半導体
   記憶装置。