KR100450828B1 - 불휘발성반도체기억장치의제조방법 - Google Patents

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Abstract

플로팅 게이트와 채널 사이에서 전자주입 및 방출특성의 열화를 방지한다.
반도체 표면에 게이트 산화막, 제1폴리실리콘층, 제1질화막의 3층을 순차 피착하고, 상기 3층을 스트라이프 형태의 열라인에 패터닝하고, 제2질화막을 열라인의 측벽부에 형성한다. 상기 제1과 제2질화막에 의해 피복되지 않은 실리콘 기판표면에 소자분리용 절연막을 형성한다. 상기 제1과 제2질화막을 제거한 후, 제1절연막을 제2폴리실리콘층 측벽에 형성한다. 계속해서, 제2절연막과 제2폴리실리콘층의 적어도 2층을 피착하고, 패터닝을 향해서 열라인에 수직인 행라인을 제2폴리실리콘층에 의해 형성한다.
소자분리용 절연막 형성후에도 게이트 산화막의 단부에서 산화막 두께의 후막화가 방지되고, 핫 엘렉트론 주입이나 터널현상을 사용한 전자주입의 특성변동이나 저하가 방지된다.

Description

불휘발성 반도체 기억장치의 제조방법
본 발명은 전기적 재기록 기능을 구비한 반도체 기억장치의 제조방법에 관한 것이다.
종래의 불휘발성 반도체 장치의 제조방법으로서, 예를들면 일본특허공개 81-142675호에 개시된 불휘발성 반도체 메모리의 제조방법이 있다. 이 불휘발성 반도체 메모리의 제조방법에서는 셀 사이즈를 저감한 메모리셀을 제공하는 방법으로서, 이하의 방법이 나타나 있다.
반도체 기판 표면에 게이트 산화막, 제1 폴리실리콘층 및 질화막의 3층을 피착하고, 이들 층을 스트라이프 형태로 패터닝해서 열라인을 형성한다. 상기 3층에 의해 커버되지 않은 실리콘 기판중에 n형 불순물 이온을 주입해서 실리콘 기판내에 n형 불순물 확산층의 열라인을 형성한다. 그 후, 제1폴리실리콘층상의 질화막을 내산화성의 마스크로해서 필드산화막을 성장시킨다. 이것에 의해 상기 n형 불순물 영역상에 필드산화막이 형성된다. 계속해서 제2폴리실리콘층을 피착하고 패턴붙임을 행해서 열라인과 수직으로 제2폴리실리콘층에 의한 행라인을 형성한다. 이것에 의해, 제1폴리실리콘층이 직 6면체 형태로 가공되어 플로팅게이트가 형성된다.
상기 기술에서는 플로팅 게이트중에 전자를 축적하는 것에 의해 불휘발성 반도체 장치인 메모리셀이 구성된다. 특히, 제1폴리실리콘층의 양측에 형성된 n형 확산층이 메모리셀의 드레인 또는 소오스 영역으로 되고, 또 인접 비트와 공유하는 형태로 데이터선 또는 소오스선으로해서 동작한다. 또한, 제2폴리실리콘층이 메모리셀의 워드선으로서 동작한다. 이와 같이, 개시된 방법은 간략화된 형성공정을 위해 적어도 2층의 마스크 패턴에 의해 메모리셀 구조가 형성되고, 셀 면적이 작게된다는 특징을 구비하고 있다.
상기 종래기술에 의해 형성된 메모리셀에서는 플로팅 게이트로 되는 제1폴리실리콘층을 피복하는 내산화성의 질화막으로 피복되어 있지 않은 실리콘 기판표면 전면이 산화되어 필드산화막으로 되기 때문에 필드산화막이 제1폴리실리콘층에 직접 접하는 구조로 되어 있다. 이 때문에 필드산화막의 영향을 받아서 게이트 절연막 부분에 필드산화막이 침투해서 게이트 단부에서 게이트 산화막의 막두께가 두껍게 되고, 플로팅 게이트 바로 아래의 게이트산화막의 막두께가 소오스에서 드레인 사이에서 불균일하게 되었다.
종래는 필드 산화전에 주입된 n형 확산층 영역이 게이트 단부에서 두껍게된 게이트 산화막의 영역보다도 채널 내부의 횡방향으로 깊게 확산되어 있다. 즉, n형 확산층 영역으로 되는 드레인 영역이 대체로 균일한 게이트 산화막 영역 바로 아래까지 내어 붙어있기 때문에 드레인 영역을 사용한 플로팅 게이트로의 전자의 주입, 방출 특성에 대해서 게이트 단부에서 게이트 산화막의 후막화는 문제가 되지 않았다.
근년, 메모리셀의 미세화에 따라 게이트 길이가 0.4 미크론 이하로 되면 확산층의 얕은 접합화가 필수로 되고, 드레인 확산층의 횡방향으로의 연장도 약 0.1미크론으로 하지 않으면 메모리동작이 곤란하게 되었다. 상기 종래에 나타낸 기술에서는 필드 산화막에 의한 게이트 산화막의 후막화 영역이 약 0.1미크론이기 때문에 미세화를 진행하는데 대해서 균일한 게이트 산화막영역 바로 아래에 드레인 영역을 오버랩시키는 것이 곤란하게 되었다. 이 때문에 이하에 나타나는 문제가 발생하였다.
즉, 불휘발성 반도체 장치에서는 플로팅 게이트로의 전자의 주입, 방출에 열 전자 현상이나 터널 현상을 이용하지만 열전자나 터널의 전기적 특성은 게이트 산화막 두께에 크게 의존한다. 그러므로, 드레인 영역이 게이트 산화막의 후막화 영역과 오버랩하면 후막화에 의한 전자주입, 방출 특성의 열화에 더해서 필드 산화막의 침투량의 변동에 의해 전자주입, 방출특성이 변동하고, 메모리셀마다 데이터의기록전압이나 소거전압이 변동해서 내부전압 설정이 곤란하게 되었다.
한편, 상기 종래의 방법에서는 인접하는 메모리셀 사이에 n형 불순물 확산층이 형성되어 있기 때문에 데이터선과 소오스선이 메모리셀에서 공용되고 있다. 그러나, 예를들면 일본특허공개 91-219496호에 나타나는 메모리셀의 동작방법에서는 복수개의 메모리셀에 대해서 일괄적으로 데이터의 기록을 행하기 위해 인접하는 메모리셀 사이에서는 데이터선과 소오스선을 분리하는 것이 바람직하다. 확산층 배선을 분리하기 위해서는 필드 산화막 형성전에 패터닝된 포토레지스트를 마스크로 이용해서 소오스 드레인 영역으로 되는 n형 불순물 확산층을 분리해서 형성하지 않으면 안된다. 이 경우, n형 불순물 확산층 영역의 열라인의 확산층폭은 질화막내지는 폴리실리콘층과 포토레지스트와의 마스크 맞춤에 의해 결정되는 것으로 된다. 마스크 맞춤의 변동이 n형 불순물 확산층의 저항치의 변동 요인으로 되어 버린다. 이 변동이 메모리셀 데이터 판독시의 전류 변동의 원인으로 되기 때문에 데이터선을 분리한 메모리셀 형성상의 과제로 되었다.
상기 종래의 문제점은 이하에 나타나는 공정을 적어도 포함하는 메모리셀 형성공정을 사용하는 것에 의해 해결할 수 있다.
반도체 표면에 게이트 산화막, 제1폴리실리콘층, 제1질화막의 적어도 3층을 순차 피착해서 상기 3층을 스트라이프 형태의 열라인으로 패터닝한다. 계속해서, 제2질화막을 피착하고, 또 이방성 에칭을 사용해서 대체로 피착량분 만큼 제거하는 것에 의해 상기 3층으로 되는 열라인의 측벽부에만 제2질화막을 형성한다. 이것에 의해 제1폴리실리콘층을 제1질화막과 제2질화막으로 피복한다. 상기 제1과 제2질화막에 의해 피복되지 않은 실리콘 기판 표면에, 예를들면 실리콘 기판의 산화에 의해 만들어진 소자분리용 절연막을 형성한다. 다음에, 상기 제1과 제2질화막을 제거하여 제1폴리실리콘층과 상기 소자분리용 절연막의 어느 것에 의해서도 피복되지 않은 실리콘 기판 표면에 이온 주입을 행하고, 열라인의 확산층을 형성한다. 또한, 제1절연막을 퇴적하여 제1절연막에 대한 이방성 에칭을 행하고, 제1폴리실리콘층 측벽에 제1절연막을 형성한다. 계속해서, 제2절연막 및 제2폴리실리콘층의 적어도 2층을 피착해서, 패터닝을 행하여 열라인에 수직인 행라인을 적어도 제2폴리실리콘층에 의해 형성한다. 이것에 의해, 제1폴리실리콘층이 직6면체 형태로 가공되어 플로팅 게이트가 형성된다.
제1폴리실리콘층이 전자를 축적하는 플로팅 게이트로서 동작하고, 제2폴리실리콘층이 워드선으로서 동작한다. 제1폴리실리콘층과 상기 소자분리용 절연막의 어느 것에 의해서도 피복되지 않은 실리콘 기판 표면에 이온 주입에 의해 형성된 열라인 형태의 확산층이 소오스 드레인 영역으로 됨과 동시에 배선층의 역할도 가지고 있다(확산층 배선). 상기 플로팅 게이트, 워드선, 소오스 드레인 영역에 의해 메모리셀이 형성된다. 상이한 행라인상에 형성된 메모리셀의 소오스 드레인은 각각 확산층 배선에 의해 병렬로 접속되어 있다. 드레인 측의 확산층 배선은, 예를들면 데이터선 또는 비트선으로서 동작하고, 소오스선은 공통 소오스 배선 또는 데이터선마다 국소적인 소오스 배선으로서 동작한다.
본 발명의 메모리셀 구조에서는 제1 폴리실리콘층이 그 측벽에 형성된 제1절연막의 영역을 통해서 소자분리용 절연막과 접속되어 있다. 소자분리용 절연막은예를들면 실리콘 기판을 열산화하는 것에 의해 형성될 수 있지만, 소자분리용 절연막 형성시에는 제1폴리실리콘층이 제1 및 제2질화막에 의해 피복되어 있기 때문에 제1폴리실리콘층이나 그 바로 아래의 게이트산화막이 산화되지 않고, 게이트산화막은 드레인에서 소오스에 걸쳐 균일한 막두께를 유지할 수 있다.
게이트 산화막, 제1폴리실리콘층, 제1질화막의 적어도 3층으로 이루어지는 열라인의 측벽에 제2질화막이 형성되어 있다. 제2질화막 제거후에 개구되는 영역을 확산층 형성을 위해 윈도우(window)로서 사용한다. 측벽에 형성되는 제2질화막은 그 폭이 제2질화막 퇴적시의 막두께로 결정되기 때문에, 예를들면 0.2미크론 이하 두께의 제2질화막을 사용하는 것에 의해 확산층의 폭을 축소화할 수 있음과 동시에 상기 윈도우 폭의 변동이 마스크 맞춤의 변동에 비해 억제되고, n형 불순물 확산층의 저항치의 변동 및 메모리셀 데이터 판독시의 전류 변동을 저감할 수 있다.
이와 같이, 본 발명의 불휘발성 반도체 장치의 제조방법을 사용하는 것에 의해 상기 종래의 방법에서 보여진 게이트 산화막 두께의 불균일화 및 확산층 배선의 배선폭의 변동발생의 문제점이 해소되고, 미세한 불휘발성 반도체 기억장치를 형성할 수 있다.
본 발명의 제1실시예를 제1도에서 제5도를 사용해서 설명한다. 제1도는 3비트분의 메모리셀의 단면구조를 나타내고, 제2도에 메모리 어레이 부분의 평면패턴을 나타내고 있다. 제1도는 제2도의 A-A'부의 부분단면도이고, 제5도는 제2도의 B-B'부의 단면도이다. 제1도. 제5도 모두 워드선 형성까지의 단면을 나타내고 있다. 제1도에 나타낸 바와 같이, 메모리셀의 전하 축적부로 되는 플로팅 게이트는 폴리실리콘층(3)과 폴리실리콘층(11)에 의해 형성되고, 상기 2층의 폴리실리콘층은 전기적으로 서로 접속되어 있다. 또한, 폴리실리콘층(10)은 워드선으로서 동작하고, 폴리실리콘층(10)과 폴리실리콘층(11) 사이에는 절연막(9)이 형성되어 있다. 드레인 확산층(5)과 소오스 확산층(6)은 폴리실리콘층(3) 바로 아래에 게이트 산화막(2)을 통해서 실리콘 기판(1)중에 형성되어 있다. 메모리셀 사이에 소자 분리용 절연막(4)이 형성되고, 인접 메모리셀의 드레인 확산층 및 소오스 확산층을 전기적으로 분리하고 있다. 폴리실리콘층(11)과 드레인 확산층(5) 또는 소오스 확산층(6) 사이에는 절연막(8)이 형성되어 있다.
제2도에 나타낸 평면도와 제1도의 단면도와의 대응을 이하에 나타낸다. 메모리셀(36)은 폴리실리콘층(10)으로 되는 워드선(34) 바로 아래에 형성되고, 영역(33)에 폴리실리콘층(3), 영역(35)에 폴리실리콘층(11)이 형성되어 있다. 동일 워드선상의 인접 메모리셀은 열 방향으로 형성된 소자분리용 절연막(31)에 의해 분리되고, 영역(37, 38)에 형성된 절연막(8) 바로 아래에 드레인 확산층(5)과 소오스 확산층(6)이 각각 열방향으로 형성되어 있다. 영역(32)은 상이한 워드선상의 메모리셀을 분리하는 영역이고, 제5도에서 플로팅 게이트 및 워드선이 형성되어 있지 않은 영역에 상당한다. 즉, 절연막(8)이 형성되어 있으나 폴리실리콘층(3)이나 폴리실리콘층(11) 및 폴리실리콘층(10)은 형성되어 있지 않다.
이하에 제3도 및 제4도를 이용해서 제1실시예의 제조방법에 대해서 나타낸다. 제4도는 제3도 제조방법의 계속이다.
p형 반도체 기판 표면(1)에 7-10nm 두께의 게이트 산화막(2)을 형성하여 약150nm두께의 폴리실리콘층(13) 및 약 20nm 두께의 퇴적산화막(14)을 형성하고, 또 약 100nm 두께의 질화막(15)을 형성한다. 여기서, 폴리실리콘층(13)에는 인(P) 이온이 도핑되어 있고, 그 불순물 농도는 1E 20cm-3이상이다. 계속해서, 상기 4층상에 포토레지스트층을 형성하여 포토레지스트층을 스트라이프 형태로 패터닝하고, 이 포토레지스트층을 마스크로해서 질화막(15) 및 퇴적산화막(14)을 이방성 에칭한다.
포토레지스트층을 제거한 후 질화막(15) 및 퇴적산화막(14)을 마스크로해서 제1폴리실리콘층(13)을 이방성 에칭한다. 이것에 의해, 폴리실리콘층(13), 퇴적산화막(14) 및 질화막(15)으로 이루어지는 열라인이 스트라이프 형태로 형성된다. 또한, 폴리실리콘층(13)의 측면을 산화해서 실리콘 산화막(16)을 형성한다(제3도 (a)).
스트라이프 구조상의 전면에 약 150nm 두께의 질화막(17)을 피착하고, 이방성 에칭을 행하여 질화막(17)을 약 150nm 에칭하며, 스트라이프 형태로 형성된 열라인의 측면에만 질화막(17)을 형성한다(제3도 (b)). 이것에 의해 폴리실리콘층(13)을 질화막(15)과 질화막(17)에 의해 완전히 피복할 수 있다.
상기 질화막(15)과 질화막(17)에 의해 피복되지 않은 실리콘 기판 표면에, 예를들면 실리콘 기판의 산화에 의해 만들어진 소자분리용 절연막(18)을 형성한다(제3도 (c)). 이때, 소자분리용 절연막(18)의 막두께가 200nm 이상이 되도록 산화조건을 설정한다. 또한, 본 실시예에 있어서는 기재되어 있지 않지만 소자분리용 절연막(18) 바로 아래에 메모리셀을 전기적으로 분리하기 위한 p형 확산층을 형성할 수 있다. 이것은, 제3도 (b)에서 브롬(Br) 이온 또는 브롬을 포함하는 화합물 이온을, 예를들면 이온주입법을 사용해서 주입하고, 그후 소자분리용 절연막을 형성한 후에 소자분리용 절연막(18)의 바로 아래에 p형 불순물의 확산층 영역을 형성할 수 있다. 제3도 (c)에 나타낸 바와 같이, 메모리셀의 소자분리용 절연막(18)이, 소위 메모리셀의 게이트 길이를 결정하는 마스크를 기본으로해서 자기정합적으로 형성할 수 있는 것이 판명된다.
상기에서 형성한 질화막(15)과 질화막(17)을 열인산등을 사용한 웨트에칭법에 의해 제거한다. 열인산등을 사용한 웨트에칭법에서는 불순물을 고농도로 포함한 폴리실리콘층도 에칭되어 버리기 때문에 폴리실리콘층(13)을 직접 피복하는 퇴적산화막(14) 및 실리콘산화막(16)이 에칭에 대한 스톱퍼층으로 되어 있다.
에칭후에 폴리실리콘층(13)과 소자분리용 절연막(18)의 사이에 약 150nm 이하의 일정 폭을 가진 간격이 형성된다. 폴리실리콘층(13)과 소자분리용 절연막(18)의 양자에서 피복되지 않은 실리콘 기판 표면에 비소 또는 인 이온주입을 행하여 열라인 형태의 확산층을 형성한다(제4도 (a)). 제4도 (a)에서는 폴리실리콘층(13)의 양측에 형성된 간격의 어느 한쪽을 포토레지스트등으로 피복하고, 남겨진 간격에 대해서 재차 이온주입을 행하는 것에 의해 얻어진 비대상인 확산층 구조를 가지고 있다. 여기서는, n형 확산층(19)을 소오스영역으로하고, n형 확산층(20)을 드레인 영역으로 하고 있다. 이 비대상 구조를 사용하는 것에 의해 플로팅 게이트에서 고농도 불순물 확산층측으로 전자의 터널방출을 행할 수 있지만, 채널의 전면을 사용해서 전자의 터널방출이나 주입을 행하는 경우에서는 비대상 확산층 구조를 굳이 형성할 필요는 없다. 이 경우에는 제1도에 나타나 있는 메모리셀의 확산층을 대상구조로 할 수도 있다.
상기에 나타난 간격, 즉 폴리실리콘층(13)과 소자분리용 절연막(18)의 간격은 어느 메모리셀 사이에서 일정하게 되어 있다.
계속해서, 전면에 절연막(21)을 약 200nm의 두께로 퇴적하고, 절연막의 이방성 에칭을 행하여 폴리실리콘층(13)의 측벽에만 절연막(21)을 형성한다. 이때, 폴리실리콘층(13)상의 퇴적산화막(14)은 상기 이방성 에칭에 의해 동시에 제거된다. 또한, 절연막(21)은 n형 확산층(19, 20)을 피복하도록 형성할 수 있다(제4도 (b)). 또, n형 불순물 이온이 고농도로 도입된 폴리실리콘층(22)을 약 50nm의 두께로 형성하고, 상기 열라인에서도 약간 폭 넓게 패터닝한다(제4도 (c)). 폴리실리콘층(22)은 메모리셀의 용량커플링비(플로팅 게이트에서 본 전체의 용량치에 대한 플로팅 게이트와 워드선 사이의 용량치의 비)를 크게하기 위해 설정된 것이고, 비교적 높은 워드선 전압이 허용된 경우에는 제3폴리실리콘층을 형성할 필요는 없다. 여기서, 폴리실리콘층(22)은 전기적으로 폴리실리콘층(13)과 접속되어 있다.
그 후, 절연막(23) 및 n형 불순물 이온이 고농도로 도입된 폴리실리콘층(24)을 피착한다. 열라인 형성시와 같이, 포토레지스트를 형성하고, 마스크를 사용해서 포토레지스트의 패터닝을 행하며, 열라인에 수직인 행라인의 레지스트 패턴을 만든다. 계속해서, 포토레지스트를 마스크로해서 폴리실리콘층(24) 및 절연막(23), 또폴리실리콘층(22)과 폴리실리콘층(13)을 이방성 에칭법에 의해 패터닝한다. 이것에 의해, 폴리실리콘층(24), 폴리실리콘층(22)과 폴리실리콘층(13)이 행라인 방향으로 형성되고, 폴리실리콘층(13)이 직6면체 형태로 가공되는 것으로 된다. 본 실시예에서는 폴리실리콘층(13)과 폴리실리콘층(22)에 의해 전자를 축적하는 플로팅게이트가 형성된다(제4도 (d)).
본 실시예에서는 워드선으로 되는 폴리실리콘층(24)을 행방향으로 패터닝하는 공정까지를 나타냈지만 그 후는 종래의 메모리 형성공정에서 공지와 같이, 층간절연막을 형성하고, 전기적 접속을 갖기 위한 콘택트 홀을 형성하며, 또 금속배선의 형성을 행하는 것에 의해 메모리셀을 전기적으로 구동할 수 있다. 더구나, 폴리실리콘층(13)과 소자분리용 절연막(18)의 간격은 어느 메모리셀 사이에서 일정하기 때문에 드레인 및 소오스 배선의 저항변동이 저감되고, 안정한 기록, 소거, 판독동작이 가능하게 된다.
본 발명의 제2실시예를 제6도 및 제7도를 사용해서 설명한다. 제7도는 제6도의 제조 방법의 계속이다. 본 실시예에서는 자기정합적으로 소자분리용 절연막을 형성하는 방법으로해서 얕은 홈의 분리영역을 사용하였다. 제1실시예에 나타낸 제3도 (a)를 형성한 후, 질화막(15)을 마스크로해서 메모리셀의 소오스·드레인 영역으로 되는 불순물 이온을 이온 주입법에 의해 실리콘 기판중에 도입한다. 계속해서, 퇴적산화막을 약 150nm의 두께로 형성하고, 이방성 산화막 에칭법에 의해 동량의 산화막 에칭을 행하여 열라인의 측벽부에만 퇴적산화막(42)을 형성한다(제6도 (a)).
실리콘 기판표면에 있어서, 질화막(15) 및 퇴적산화막(42)에 의해 피복되어 있지 않은 영역을 이방성 실리콘 에칭에 의해 약 0.2미크론 깍아 들어간다. 그 후의 공정에서 결정결함의 발생을 억제하기 위해 실리콘 기판을 실리콘 에칭액을 사용해서 웨트 처리한다(제6도 (b)).
실리콘 기판 표면을 산화하는 것에 의해 홈 영역의 표면을 산화해서 산화막(43)을 형성한다. p형 불순물 이온이 도입된 폴리실리콘층(44)을 전면에 퇴적한다. 폴리실리콘층(44)은, 예를들면 약 600nm의 폴리실리콘층을 퇴적하는 것에 의해 대체로 평탄한 표면을 얻을 수 있다(제6도 (c)).
상기 폴리실리콘층(44)을 등방성 실리콘 에칭법에 의해 에치백해서 질화막(15)이 나타난 시점에서 약 30%의 에칭추가 시점까지 깍아 들어간다. 이것에 의해, 폴리실리콘층(44)은 얕은 홈부에만 매립되고, 그 표면의 높이는 폴리실리콘층(13)의 측벽에 설치된 퇴적산화막(42)의 중간 정도에 위치하는 것으로 된다. 계속해서, 산화공정을 거치는 것에 의해 폴리실리콘층(44)의 표면이 산화되고, 약 100nm 두께의 산화막(45)이 형성된다. 또한, 열인산등의 질화막 웨트에칭처리에 의해 질화막(15)을 제거하고, 질화막 웨트 에칭 내지는 산화막의 이방성 에칭에 의해 폴리실리콘층(13)상의 퇴적산화막(14)을 제거한다(제7도 (a)).
약 50nm 두께로 n형 불순물 이온이 고농도로 도입된 폴리실리콘층(46)을 피착하고, 열라인 형성시의 마스크 패턴보다도 넓은 폭으로 폴리실리콘층(46)을 가공한다(제7도 (b)).
절연막(47)을 약 15nm의 두께로 피착하고, 또 폴리실리콘층(48)을 피착한다.그 후, 열라인 형성시와 같이, 포토레지스트를 형성하고, 마스크를 사용해서 포토레지스트의 패터닝을 행하여 열라인에 수직인 행라인의 레지스트 패턴을 만든다. 계속해서, 상기 레지스트 패턴을 마스크로해서 폴리실리콘층(48) 및 절연막(47), 또 폴리실리콘층(46)과 폴리실리콘층(13)을 이방성 에칭법에 의해 패터닝한다. 이것에 의해 폴리실리콘층(48), 폴리실리콘층(46)과 폴리실리콘층(13)이 행라인 방향으로 형성되고, 폴리실리콘층(13)이 직6면체 형태로 가공되게 된다. 본 실시예에서는 폴리실리콘층(13)과 폴리실리콘층(46)에 의해 전자를 축적하는 플로팅 게이트가 형성된다(제7도 (c)).
본 실시예도 워드선으로 되는 폴리실리콘층(48)을 행방향으로 패터닝하는 공정까지를 나타내지만 그 후는 제1실시예에서 설명한 바와 같이, 배선을 공지의 기술에 의해 형성할 수 있다.
본 발명의 제3실시예를 제8도를 사용해서 설명한다. 본 실시예는 제1실시예에 대해서 소오스 영역을 인접하는 메모리셀에서 공유한 불휘발성 반도체 기억장치 및 그 제조방법을 나타내고 있다. 제1실시예의 제3도 (a)에 있어서, 스트라이프 형태의 열라인을 그 간격이 소오스측에서, 예를 들면 300nm 이하로 되도록 형성한다. 그 후, 질화막(17)을 약 150nm 두께로 퇴적하고, 이방성 에칭법에 의해 동량의 질화막을 제거하는 것에 의해 열라인의 측면에만 질화막(17)을 형성할 수 있다. 여기서, 열라인의 간격이 좁은 소오스측에서는 질화막(17)이 전면에 매립되어 실리콘 기판 표면이 노출되지 않는다(제8도 (a)).
상기 질화막에 의해 피복되지 않은 실리콘 기판 표면을 열산화법에 의해 산화하는 것에 의해 소자분리용 절연막(18)을 형성한다(제8도 (b)). 계속해서, 질화막(17)을 제거하고, 드레인측에 드레인 확산층(50)용의 이온 주입을 행하여 소오스측에 소오스확산층(51)용의 이온 주입을 행한다. 전면에 절연막(21)을 200nm의 두께로 퇴적하고, 절연막의 이방성 에칭에 의해 폴리실리콘층의 측벽에만 절연막(21)을 형성한다(제8도 (c)). 여기서, 열라인의 간격이 좁은 소오스측에서는 절연막(21)이 실리콘 기판 표면을 대체로 피복할 수 있다.
또한, 절연막(52)을 퇴적하고, 포토레지스트 공정등을 사용해서 인접하는 2개의 플로팅 게이트의 각각의 일부를 피복하도록 절연막(21)을 가공한다. 그 후, 제1실시예에 나타낸 것과 같은 공정을 사용해서 폴리실리콘층(53)을 열라인보다도 약간 폭이 넓게 패터닝하고, 절연막(54) 및 폴리실리콘(55)을 피착한다.
열라인의 형성시와 같이, 포토레지스트를 형성하고, 마스크를 사용해서 포토레지스트의 패터닝을 행하여 열라인에 수직인 행라인의 레지스트 패턴을 형성한다. 계속해서, 포토레지스트를 마스크로해서 폴리실리콘층(55), 절연막(54), 폴리실리콘층(53), 절연막(52) 및 폴리실리콘층(13)을 이방성 에칭법에 의해 순차 패터닝한다. 이것에 의해 폴리실리콘층(13)과 폴리실리콘층(53)을 플로팅 게이트로하는 메모리셀이 형성된다. 본 실시예에서는 워드선으로 되는 폴리실리콘층(55)을 행방향으로 패터닝하는 공정까지를 나타내지만, 그 후는 종래의 메모리 형성 공정에서 공지와 같이, 층간절연막을 형성하고, 전기적 접속을 갖기 위한 콘택트홀의 형성, 또 금속배선의 형성을 행하는 것에 의해 불휘발성 반도체 기억장치로 되는 메모리셀을 전기적으로 구동할 수 있다.
본 발명의 메모리셀 구조에서는 소자분리용 절연막 형성시에는 게이트 절연막상의 폴리실리콘층의 상면 및 측면이 질화막이나 산화막등의 절연막에 의해 피복되어 있기 때문에 상기 폴리실리콘층이나 그 바로 아래의 게이트 산화막이 산화되지 않고, 게이트 산화막은 균일한 막두께를 유지할 수 있다. 그러므로, 종래의 메모리셀에 있어서 문제로된 게이트 산화막의 단부에서 산화막 두께의 불균일성이나 버즈비크(bird's beak) 진입에 의한 후막화가 방지되고, 열 전자 주입이나 터널 현상을 사용한 전자 주입의 특성변동이나 저하가 방지된다. 또한, 실리콘 기판의 열산화공정에 의한 소자분리용 절연막을 형성하는 경우에는 소자분리용 절연막을 형성한 후에 소오스·드레인 영역을 형성하기 위해 이온 주입후의 열공정이 없게 되어, 확산층의 확대를 억제하는 것이 가능하게 된다. 그 결과, 서브미크론 레벨의 게이트 길이를 가지는 메모리셀을 개발할 수 있다.
한편, 메모리셀의 소오스·드레인으로 되는 확산층 배선의 폭을 플로팅게이트로 되는 폴리실리콘층의 측벽부에 형성된 질화막내지는 산화막의 폭에 의해 결정할 수 있기 때문에 배선폭의 제어성이 좋고, 종래 마스크 맞춤에 의한 형성법에 비해서 변동이 저감한다. 그 결과, 메모리셀 데이터의 판독시에서 메모리셀 전류의 변동이 저감되고, 메모리셀의 병렬수를 증가할 수 있고, 메모리 LSI의 대규모화가 가능하게 된다.
제 1 도는 본 발명의 불휘발성 반도체 기억장치의 제1 실시예를 나타내는 단면 구조도,
제 2 도는 본 발명의 불휘발성 반도체 기억장치의 평면구조도,
제 3 도는 본 발명의 불휘발성 반도체 기억장치의 제1실시예의 제조방법을 나타내는 도면,
제 4 도는 본 발명의 불휘발성 반도체 기억장치의 제1실시예의 제조방법을 나타내며, 제3도의 계속을 나타내는 도면,
제 5 도는 본 발명의 불휘발성 반도체 기억장치의 제1실시예의 제1도와 수직인 면에서 단면을 나타내는 도면,
제 6 도는 본 발명의 불휘발성 반도체 기억장치의 제2실시예의 제조방법을 나타내는 도면.
제 7 도는 본 발명의 불휘발성 반도체 기억장치의 제2 실시예의 제조방법을 나타내며, 제6도의 계속을 나타내는 도면,
제 8 도는 본 발명의 불휘발성 반도체 기억장치의 제3 실시예의 제조방법을 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
1.....실리콘기판, 2,12.....게이트산화막,
3,10,11,13,22,24,39,44,46,48,53,55.....폴리실리콘층,
4,18.....소자분리용 산화막, 5,20,50.....드레인산화막,
6,19,51.....소오스확산층, 7,16,43,45.....실리콘산화막,
8,21,42.....퇴적산화막, 9,14,23,47,52,54.....절연막,
15,17.....질화막 31.....소자분리용 절연막 형성영역,
32.....상이한 워드선상의 메모리셀 분리영역, 33.....폴리실리콘층3형성영역,
34.....워드선, 35.....폴리실리콘층3형성영역,
37.38.....절연막 8형성영역, 40.....p형 확산층영역,
41.....n형 확산층영역

Claims (27)

  1. 불휘발성 반도체 기억장치의 제조 방법으로서,
    제 1 도전형의 반도체 표면상에 게이트 산화막, 제 1 폴리실리콘층 및 제 1 질화막을 포함하는 적어도 3층을 적층하는 단계와,
    상기 3 층을 스트라이프 열라인으로 패터닝하는 단계와,
    전면에 질화막을 피착한 직후에 그 막두께분()의 이방성 에칭을 행하는 것에 의해, 상기 열라인의 측벽에 각각 제 2 질화막을 형성하는 단계와,
    상기 제 1 질화막 및 상기 제 2 질화막으로 덮여 있지 않은 제 1 도전형의 반도체 표면상에 소자 분리 절연막을 형성하는 단계와,
    상기 제 1 질화막 및 상기 제 2 질화막을 제거하고, 상기 제 1 폴리실리콘층 및 상기 소자 분리 절연막으로 덮어 있지 않은 상기 제 1 도전형의 반도체 표면상에 열라인 패턴으로 제 2 도전형의 불순물 확산층을 형성하는 단계와,
    상기 제 1 폴리실리콘층의 측벽 상에 제1 절연막을 형성하는 단계와,
    상기 제 2 절연막 및 제 2 폴리실리콘층을 포함하는 적어도 2층을 적층하는 단계와,
    상기 제 2 폴리실리콘층, 상기 제 2 절연막 및 상기 제 1 폴리실리콘 층을 상기 열라인에 실질적으로 수직으로 연장하는 행라인의 포토레지스트를 마스크로서 이용하여 패터닝하는 단계
    를 적어도 구비하는 것을 특징하는 불휘발성 반도체 기억장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 폴리실리콘층 및 상기 소자 분리 절연막간의 간격은 150nm이하이며, 상기 간격은 상기 제 1 폴리실리콘층으로 형성된 플로팅 게이트를 각각 가지는 복수의 메모리셀 사이에서 실질적으로 동일하게 유지되는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 제 1 폴리실리콘층 및 상기 소자 분리 절연막간의 간격은 150nm 이하이며, 상기 제 1 폴리실리콘층의 양측에 각각 형성된 상기 간격은 실질적으로 서로 동일한 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조 방법.
  4. 불휘발성 반도체 기억장치의 제조 방법으로서,
    제 1 도전형의 반도체 표면상에 게이트 산화막, 제 1 폴리실리콘층 및 제 1 질화막을 포함하는 적어도 3층을 적층하는 단계와,
    상기 3 층을 스트라이프 열라인으로 패터닝하는 단계와,
    상기 스트라이프형태의 열라인으로 덮여 있지 않은 제 1 도전형의 상기 반도체 표면상에 열라인의 형태로 제 2 도전형의 불순물 확산층을 형성하는 단계와,
    상기 열라인의 측벽 상에 제 1 절연막을 형성하는 단계와,
    상기 제 1 질화막 및 상기 제 1 절연막으로 덮여 있지 않은 제 1 도전형의상기 반도체 표면상에 홈 구조의 소자 분리 영역을 형성하는 단계와,
    상기 제 1 질화막을 제거하고, 제 2 절연막 및 제 2 폴리실리콘층을 포함하는 적어도 2층을 적층하는 단계와,
    상기 제 2 폴리실리콘층, 상기 제 2 절연막 및 상기 제 1 폴리실리콘 층을 상기 열라인에 실질적으로 수직으로 연장하는 행라인의 포토레지스트를 마스크로서 이용하여 패터닝하는 단계
    를 적어도 구비하는 것을 특징하는 불휘발성 반도체 기억장치의 제조방법.
  5. 제 4 항에 있어서,
    상기 제 1 폴리실리콘층 및 상기 소자 분리 영역간의 간격은 150nm 이하이며, 상기 간격은 상기 제 1 폴리실리콘층으로 형성된 플로팅 게이트를 각각 가지는 복수의 메모리셀 사이에서 실질적으로 동일하게 유지되는 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
  6. 제 4 항에 있어서,
    상기 제 1 폴리실리콘층 및 상기 소자 분리 절연막간의 간격은 150nm 이하이며, 상기 제 1 폴리실리콘층의 양측에 각각 형성된 상기 간격은 실질적으로 서로 동일한 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조 방법.
  7. 제 1 도전형의 반도체 본체의 주표면에 행렬로 배열되어 형성된 복수의 메모리셀을 구비하는 불휘발성 반도체 기억장치로서,
    상기 메모리셀 각각은, 상기 주표면에 형성된 상기 제 1 도전형에 반대되는 상기 제 2 도전형의 한 쌍의 소스 및 드레인 영역과, 상기 소스 및 드레인 영역 사이에 위치한 상기 주표면에 의하여 형성된 채널 영역 상에 배치된 게이트 산화막과, 상기 게이트 산화막 위에 형성된 플로팅 게이트 도전 전극과, 상기 플로팅 게이트 도전 전극 위에 형성된 절연막과, 상기 플로팅 게이트 도전 전극 위에 형성된 제어 게이트 도전 전극을 가지면,
    행 방향으로 인접한 메모리셀을 분리시키기 위한 홈 분리 영역이, 각 메모리셀의 소스 및 드레인 영역이 행 방향의 각 메모리셀의 양측에 바로 인접한 각 메모리셀의 소스 및 드레인 영역으로부터 분리되도록, 상기 주표면에 선택적으로 형성되고, 상기 홈 분리 영역은 열 방향으로 배치되며,
    상기 각 메모리셀의 상기 소스 및 드레인 영역은 상기 열 방향으로 서로 평행하게 배열되며,
    상기 각 플로팅 게이트 도전 전극은, 상기 게이트 산화막 상에 형성된 제 1 패턴 플로팅 게이트 도전부와, 상기 제 1 패턴 플로팅 게이트 도전부와 접촉하여 배치된 제 2 패턴 플로팅 게이트 도전부를 구비하며, 행 방향에서의 상기 제 2 패턴 플로팅 게이트 도전부의 게이트 폭은 상기 제 1 패턴 플로팅 게이트 도전부의 게이트 폭보다 크며,
    측벽은, 상기 제 1 패턴 플로팅 게이트 도전부의 양측에서, 상기 각 메모리셀의 상기 소스 및 드레인 영역 상에 각각 형성되며,
    상기 행 방향으로 배치된 인접한 메모리셀을 위한 상기 각 제어 게이트 도전 전극은 워드선으로서 공통으로 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  8. 제 7 항에 있어서,
    상기 각 메모리셀의 상기 플로팅 게이트 도전 전극 및 상기 제어 게이트 도전 전극은 각각 폴리실리콘층으로 형성되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  9. 제 7 항에 있어서,
    상기 각 메모리셀의 상기 제 2 패턴 플로팅 게이트 도전부는 상기 측벽을 덮는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  10. 제 9 항에 있어서,
    상기 제 2 패턴 플로팅 게이트 도전부는 폴리실리콘층으로 형성되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  11. 제 7 항에 있어서,
    상기 각 측벽은 적층 산화막으로 구성되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  12. 제 7 항에 있어서,
    전자의 터널 방출/주입이 상기 각 메모리셀의 전체 채널 영역을 사용하는 것에 의해 작용받도록 상기 장치가 구성되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  13. 제 7 항에 있어서,
    상기 각 메모리셀의 상기 소스 및 드레인 영역은 대칭 구조로 배열되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  14. 제 7 항에 있어서,
    상기 제 1 도전형은 P형이고, 상기 제 2 도전형은 N형인 것을 특징으로 하는 불휘발성 반도체 기억장치.
  15. 제 7 항에 있어서,
    상기 소스 및 드레인 영역의 상기 주표면으로부터의 상기 반도체 본체 내의 깊이보다 상기 각 홈 분리 영역의 상기 주표면으로부터의 상기 반도체 본체 내의 깊이가 더 큰 것을 특징으로 하는 불휘발성 반도체 기억장치.
  16. 제 1 도전형의 반도체 본체의 주표면에 행렬로 배치되어 형성된 복수의 메모리셀을 구비하는 불휘발성 반도체 기억장치로서,
    상기 메모리셀 각각은, 상기 주표면에 형성된 상기 제 1 도전형에 반대되는 제 2 도전형의 한 쌍의 소스 및 드레인 영역과, 상기 소스 및 드레인 영역 사이에 위치한 상기 주표면에 의하여 형성된 채널 영역 상에 배치된 게이트 산화막과, 상기 게이트 산화막 위에 형성된 플로팅 게이트 도전 전극과, 상기 플로팅 게이트 도전 전극 위에 형성된 제 1 절연막과, 상기 플로팅 게이트 도전 전극 위에 형성된 제어 게이트 도전 전극을 가지며,
    행 방향으로 인접한 메모리 셀을 분리시키기 위한 홈 분리 영역이, 각 메모리셀의 소스 및 드레인 영역이 행 방향의 각 메모리셀의 양측에 바로 인접한 각 메모리셀의 소스 및 드레인 영역으로부터 분리되도록, 상기 주표면에 선택적으로 형성되고, 상기 홈 분리 영역은 열 방향으로 배치되며, 상기 각 홈 분리 영역은 상기 홈 분리 영역의 측벽 및 바닥 표면을 덮도록 형성된 제 2 절연막과, 상기 홈 분리 영역을 실질적으로 충전시키도록 상기 제 2 절연막 위에 형성된 제 3 절연층을 포함하며,
    열 방향으로 인접한 메모리셀의 소스 영역은, 서로 접속되어 있고 상기 소스 영역에 인접한 상기 홈 분리 영역 중 하나를 따라 연장하며,
    상기 열 방향으로 인접한 메모리셀의 드레인 영역은, 서로 접속되어 있고 상기 드레인 영역에 인접한 상기 홈 분리 영역 중 다른 하나를 따라 연장하며,
    상기 각 플로팅 게이트 도전 전극은, 상기 게이트 산화막 상에 형성된 적어도 하나의 제 1 패턴 플로팅 게이트 도전부를 구비하며,
    측벽은 상기 제 1 패턴 플로팅 게이트 도전부의 양측에 상기 각 메모리셀의 상기 소스 및 드레인 영역 상에 각각 형성되며,
    상기 행 방향으로 배치된 인접한 메모리셀을 위한 상기 각 제어 게이트 도전 전극은 상기 홈 분리 영역 위로 연장하는 워드선으로서 공통으로 접속되며,
    절연막은 상기 홈 분리 영역에 형성된 상기 제 3 절연층을 덮도록 연장하여, 상기 제어 게이트 도전 전극을 상기 홈 분리 영역에 형성된 상기 제 3 절연층으로부터 분리시키며,
    상기 각 플로팅 게이트 도전 전극은, 제 1 패턴 플로팅 게이트 도전부와 접촉하여 배치된 제 2 패턴 플로팅 게이트 도전부를 더 구비하며, 행방향의 상기 제 2 패턴 플로팅 게이트 도전부의 게이트 폭은 상기 제 1 패턴 플로팅 게이트 도전부의 게이트 폭 보다 더 큰 것을 특징으로 하는 불휘발성 반도체 기억장치.
  17. 제 16 항에 있어서,
    상기 제 3 절연층 위로 연장하는 절연막은 상기 제 1 절연막으로 구성되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  18. 제 16 항에 있어서,
    상기 소스 및 드레인 영역의 상기 주표면으로부터의 상기 반도체 본체 내의 깊이보다 상기 각 홈 분리 영역의 상기 주표면으로부터의 상기 반도체 본체 내의 깊이가 더 큰 것을 특징으로 하는 불휘발성 반도체 기억장치.
  19. 제 1 도전형의 반도체 본체의 주표면에 형성되며, 행 및 열로 배열된 복수의 메모리셀을 구비하는 불휘발성 반도체 기억장치로서,
    상기 메모리셀 각각은, 상기 주표면에 형성된 상기 제 1 도전형에 반대되는 제 2 도전형의 한 쌍의 소스 및 드레인 영역과, 상기 소스 및 드레인 영역 사이에 위치한 상기 주표면에 의하여 형성된 채널 영역 상에 배치된 게이트 산화막과, 상기 게이트 산화막 위에 형성된 플로팅 게이트 도전 전극과, 상기 플로팅 게이트 도전 전극 위에 형성된 제 1 절연막과, 상기 플로팅 게이트 도전 전극 위에 형성된 제어 게이트 도전 전극을 가지면,
    행 방향으로 인접한 메모리셀을 분리시키기 위한 홈 분리 영역은 상기 주표면에 선택적으로 형성되고, 상기 홈 분리 영역은 열 방향으로 배치되며, 상기 각 홈 분리 영역은 상기 홈 분리 영역의 측벽 및 바닥 표면을 덮도록 형성된 제 2 절연막과, 상기 홈 분리 영역을 실질적으로 충전시키도록 상기 제 2 절연막 위에 형성된 제 3 절연층을 각각 포함하며,
    열 방향으로 인접한 메모리셀의 소스 영역은, 서로 접속되어 있고 상기 소스 영역에 인접한 상기 홈 분리 영역 중 하나를 따라 연장하며,
    상기 열 방향으로 인접한 메모리셀의 드레인 영역은, 서로 접속되어 있고 상기 드레인 영역에 인접한 상기 홈 분리 영역 중 다른 하나를 따라 연장하며,
    상기 각 플로팅 게이트 도전 전극은, 상기 게이트 산화막 상에 형성된 적어도 하나의 제 1 패턴 플로팅 게이트 도전부를 구비하며,
    측벽은, 상기 제 1 패턴 플로팅 게이트 도전부의 양측에서, 상기 각 메모리셀의 상기 소스 및 드레인 영역 상에 각각 형성되며,
    상기 행 방향으로 배치된 인접한 메모리셀을 위한 상기 각 제어 게이트 도전 전극은 상기 홈 분리 영역 위로 연장하는 워드선으로서 공통으로 접속되며,
    절연막은 상기 홈 분리 영역에 형성된 상기 제 3 절연층을 덮도록 연장하여, 상기 제어 게이트 도전 전극을 상기 홈 분리 영역에 형성된 상기 제 3 절연층으로부터 분리시키며, 상기 제 3 절연층은 다결정실리콘으로 구성되고,
    상기 각 플로팅 게이트 도전 전극은, 제 1 패턴 플로팅 게이트 도전부와 접촉하여 배치된 제 2 패턴 플로팅 게이트 도전부를 더 구비하며, 행방향의 상기 제 2 패턴 플로팅 게이트 도전부의 게이트 폭은 상기 제 1 패턴 플로팅 게이트 도전부의 게이트 폭 보다 더 큰 것을 특징으로 하는 불휘발성 반도체 기억장치.
  20. 제 19 항에 있어서,
    상기 소스 및 드레인 영역의 상기 주표면으로부터의 상기 반도체 본체 내의 깊이보다 상기 각 홈 분리 영역의 상기 주표면으로부터의 상기 반도체 본체 내의 깊이가 더 큰 것을 특징으로 하는 불휘발성 반도체 기억장치.
  21. 제 19 항에 있어서,
    상기 홈 분리 영역은, 각 메모리셀의 소스 및 드레인 영역이 행 방향의 각 메모리셀의 양측에 바로 인접한 각 메모리셀의 소스 및 드레인 영역으로부터 분리되도록 상기 주표면에 배치되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  22. 복수의 메모리셀이 워드선 방향으로 배치된 반도체 기억장치로서,
    상기 각각의 메모리셀은,
    기판 상에 형성된 제 1 절연막과,
    상기 제 1 절연막 상에 형성된 플로팅 게이트 전극과,
    상기 플로팅 게이트 전극 상에 형성된 제 2 절연막과,
    상기 제 2 절연막 상에 형성된 제어 전극과,
    상기 제 1 절연막 아래에 형성된 소스 영역 및 드레인 영역
    을 포함하며,
    상기 워드선 방향의 각 메모리셀의 상기 소스 영역 및 상기 드레인 영역은, 상기 기판에 형성된 홈 구조에 의하여 각 메모리셀의 양측에서 서로 분리되어 있으며,
    상기 플로팅 게이트 전극은 상기 제 1 절연막 상에 형성된 제 1 부분과, 상기 제 1 부분 상에 형성된 제 2 부분을 포함하며, 워드선 방향의 제 2 부분의 길이는 워드선 방향의 상기 제 1 부분의 길이보다 더 큰 것을 특징으로 하는 반도체 기억장치.
  23. 제 22 항에 있어서,
    상기 제어 전극은 또한 워드선으로서 사용되며, 상기 복수의 메모리 셀 간을 브릿지하는 것을 특징으로 하는 반도체 기억장치.
  24. 복수의 메모리셀이 워드선 방향으로 배치되는 기판을 가지는 반도체 기억장치로서,
    상기 각각의 메모리셀은,
    기판 상에 형성된 제 1 절연막과,
    상기 제 1 절연막 상에 형성된 플로팅 게이트 전극과,
    상기 플로팅 게이트 전극 상에 형성된 제 2 절연막과,
    상기 제 2 절연막 상에 형성된 제어 전극과,
    상기 제 1 절연막 아래에 형성된 소스 영역 및 드레인 영역
    을 포함하며,
    워드선 방향의 각 메모리셀의 상기 소스 영역 및 상기 드레인 영역은 상기 기판에 형성된 홈 구조에 의하여 각 메모리셀의 양측에서 서로 분리되어 있으며,
    워드선 방향에서의 상기 홈 구조에 의하여 사이에 낀 기판 부분의 길이는 상기 워드선 방향에서의 상기 플로팅 게이트 전극의 상기 제 1 절연막 상에 형성된 제 1 부분의 길이보다 크며,
    상기 플로팅 게이트 전극은 상기 제 1 절연막 상에 형성된 제 1 부분과, 상기 제 1 부분 상에 형성된 제 2 부분을 포함하며, 워드선 방향의 제 2 부분의 길이는 워드선 방향의 상기 제 1 부분의 길이보다 더 큰 것을 특징으로 하는 반도체 기억장치.
  25. 복수의 메모리셀이 워드선 방향으로 배치되는 반도체 기억장치로서,
    상기 각각의 메모리셀은,
    기판 상에 형성된 제 1 절연막과,
    상기 제 1 절연막 상에 형성된 플로팅 게이트 전극과,
    상기 플로팅 게이트 전극 상에 형성된 제 2 절연막과,
    상기 제 2 절연막 상에 형성된 제어 전극과,
    상기 제 1 절연막 아래에 형성된 소스 영역 및 드레인 영역
    을 포함하며,
    워드선 방향에서의 각 메모리셀의 상기 소스 영역 및 상기 드레인 영역은 상기 기판에 형성된 홈 구조 중 인접하는 홈에 의하여 각 메모리셀의 양측에서 서로 분리되며,
    워드선 방향에서의 상기 홈 구조의 인접 홈 간의 거리는 상기 워드선 방향에서의 상기 플로팅 게이트 전극의 상기 제 1 절연막 상에 형성된 제 1 부분의 길이 보다 크며,
    상기 플로팅 게이트 전극은 상기 제 1 절연막 상에 형성된 제 1 부분과, 상기 제 1 부분 상에 형성된 제 2 부분을 포함하며, 워드선 방향의 제 2 부분의 길이는 워드선 방향의 상기 제 1 부분의 길이보다 더 큰 것을 특징으로 하는 반도체 기억장치.
  26. 제 24 항에 있어서,
    상기 워드선 방향에서의 상기 홈 구조에 의하여 사이에 낀 기판 부분의 길이는 상기 워드선 방향에서의 상기 제 2 부분의 길이와 실질적으로 동일한 것을 특징으로 하는 반도체 기억장치.
  27. 제 25 항에 있어서,
    상기 워드선 방향에서의 상기 홈 구조에 의하여 사이에 낀 기판 부분의 길이는 상기 워드선 방향에서의 상기 제 2 부분의 길이와 실질적으로 동일한 것을 특징으로 하는 반도체 기억장치.
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