CN1302555C - 非易失性半导体存储单元结构及其制作方法 - Google Patents

非易失性半导体存储单元结构及其制作方法 Download PDF

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Abstract

一种非易失性半导体存储单元结构及其制作方法，提供一基底，于基底中形成一浅第一型阱、一第二型阱以及一深第一型阱。接着在基底上形成堆栈栅。之后再形成源极与漏极。其中，源极的分布深度贯穿浅第一型阱并与第二型阱相连接，而漏极位于浅第一型阱表面处，且源极与漏极皆为第二型掺杂。

Description

非易失性半导体存储单元结构及其制作方法
技术领域
本发明是有关于一种非易失性(Non-volatile)半导体存储单元结构及其制作方法，且特别是有关于一种闪存存储单元(flash memorycell)结构及其制作方法。
背景技术
非易失性内存已应用在各种电子器件的使用上，如储存结构数据、程序数据及其它可以重复存取的数据。而在可程序非易失内存上，最近更是强调电可擦除可编程只读存储器(EEPROM)，其为个人计算机中与电子设备所广泛采用的内存器件。传统的电可擦除可编程只读存储器以浮栅(floating gate)晶体管结构来完成，其具有可写入、可擦除和可保存数据的优点，但也有存取速度较慢的缺点。因此，近来发展存取速度较快速的闪存结构已逐渐成为市场主流。一般来说，闪存可略分为NAND型与NOR型两种，其中，NAND型闪存其存储单元串联漏极，而NOR型闪存其存储单元并联漏极。
请参照图1至图3，其绘示为公知非易失性半导体存储单元的制作流程示意图。首先请参照图1，提供一基底100，于基底100中形成一深P阱102、一N阱104以及一沟道掺杂区域106。其中，沟道掺杂区域106为一P型掺杂，且沟道掺杂区域106位于接近基底100表面处。沟道掺杂区域106下方为N阱104，而N阱104下方则为深P阱102。
接着请参照图2，于沟道掺杂区域106上形成堆栈栅108。其中，堆栈栅108由一第一介电层108a、一浮栅108b、一第二介电层108c以及一控制栅108d所构成。
最后请参照图3，在堆栈栅108制作完成之后，通过离子注入(ionimplant)以及热扩散(drive in)的方式进行P阱114、源极112以及漏极110的制作。其中，源极112与漏极110为掺质浓度较高的N型掺杂(n+)，源极112的分布可将沟道层掺杂区域106截断(localized)成多个区块，而各个区块上的二堆栈栅108共享一漏极110。此外，漏极110下方为P阱114。由于热扩散的缘故，P阱114的分布会向堆栈栅108下方延伸，而与部分区域的沟道层掺杂区域106重叠。
公知非易失性半导体存储单元的制作方法中，堆栈栅下方的P型掺杂区域会有均匀性(uniformity)不佳的问题。换句话说，沟道层掺杂区域与P阱重叠的区域和沟道层掺杂区域本身相较，掺质(dopant)浓度即有些差异。
此外，P阱分布的区域常会受到制作工艺热预算(thermal budget)的影响，若P阱因热扩散的缘故而进一步向源极方向延伸，则通过源极所截断的区块很有可能因P阱而彼此导通，进而影响存储单元的可靠性(reliability)。
发明内容
本发明的目的在提出一种非易失性半导体存储单元结构及其制作方法，可改善堆栈栅下方掺杂区域的均匀性。
本发明的另一目的在提出一种非易失性半导体存储单元结构及其制作方法，可改善存储单元的可靠性。
为达到本发明的上述目的，提出一种非易失性半导体存储单元结构，非易失性半导体存储单元结构构架于一基底上，基底由表面向下依序分布有一浅(shallow)第一型阱、一第二型阱以及一深(deep)第一型阱。在基底上配置有多堆栈栅，而在基底中具有多个源极与漏极，源极与漏极配置于两堆栈栅之间。其中，源极的分布深度足以贯穿浅第一型阱并与第二型阱相连接，而漏极分布于接近浅第一型阱表面处，且源极与漏极皆为为第二型掺杂。
为达到本发明的上述目的，提出一种非易失性半导体存储单元的制作方法，提供一基底，于基底中形成一浅第一型阱、一第二型阱以及一深第一型阱。接着于基底上形成堆栈栅。之后再形成源极与漏极，其中，源极的分布深度贯穿浅第一型阱并与第二型阱相连接，而漏极位于浅第一型阱表面处，且源极与漏极皆为第二型掺杂。
本发明中，当浅第一型阱与深第一型阱为P型掺杂，则第二型阱、源极与漏极为N型掺杂。反之，当浅第一型阱与深第一型阱为N型掺杂，则第二型阱、源极与漏极为P型掺杂。
本发明中的堆栈栅例如是由一第一介电层、一浮栅(floatinggate)、一第二介电层以及一控制栅(control gate)堆栈而构成。其中，第二介电层例如为氧化硅/氮化硅/氧化硅(ONO)的三层结构。
本发明中的堆栈栅例如是由一第一介电层、一电子捕获层(traplayer)、一第二介电层以及一控制栅堆栈而成。其中，第一介电层与第二介电层的材质为氧化硅，而电子捕获层的材质为氮化硅。换句话说，控制栅下方即为氧化硅/氮化硅/氧化硅(ONO)的三层结构。
本发明基底中的源极例如由一轻掺杂区域与一重掺杂区域所构成。其中，轻掺杂区域分布于接近基底表面处，而重掺杂区域分布于轻掺杂区域下方并与轻掺杂区域连接，且重掺杂区域的分布贯穿浅第一型阱而与第二型阱相连接。
本发明中贯穿浅第一型阱的源极例如以一次离子注入步骤制作，通过控制离子注入的深度使得接近基底表面处的掺质浓度较低，而接近第二型阱与深第一型阱接触面处的掺质浓度较高。
本发明中贯穿浅第一型阱的源极例如以多次离子注入步骤制作，通过一第一离子注入步骤于接近基底表面处形成掺质浓度较低的轻掺杂区域，再通过一第二离子注入步骤于接近第二型阱与深第一型阱接触面处形成掺质浓度较高的重掺杂区域。通过轻掺杂区域与重掺杂区域相连接而构成源极。
为了让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下。
附图说明
图1至图3绘示为公知非易失性半导体存储单元的制作流程示意图。
图4至图6绘示为依照本发明第一实施例非易失性半导体存储单元的制作流程示意图。
图7至图9绘示为依照本发明第二实施例非易失性半导体存储单元的制作流程示意图。
图10至图12绘示为依照本发明第三实施例非易失性半导体存储单元的制作流程示意图。
图13至第15图绘示为依照本发明第四实施例非易失性半导体存储单元的制作流程示意图。
标号说明：
100：基底                   102：深P阱
104：N阱                    106：沟道层掺杂区域
108：堆栈栅                 108a：第一介电层
108b：浮栅                  108c：第二介电层
108d：控制栅                110：漏极
112：源极                   114：P阱
200：基底                   202：深第一型阱
204：第二型阱               206：浅第一型阱
208：堆栈栅                 208a：第一介电层
208b：浮栅                  208c：第二介电层
208d：控制栅                210：漏极
212：源极                   212a：第二型轻掺杂区域
212b：第二型重掺杂区域      308：堆栈栅
308a：第一介电层            308b：电子捕获层
308c：第二介电层            308d：控制栅
具体实施方式
第一实施例
请参照图4至图6，其绘示依照本发明第一实施例非易失性半导体存储单元的制作流程示意图。首先请参照图4，提供一基底200，基底200例如为第二型掺杂的基底。于基底200中形成一深第一型阱202、一第二型阱204以及一浅第一型阱206。其中，基底200与第二型阱204中的掺杂例如为N型掺杂，而深第一型阱202与浅第一型阱206例如为P型掺杂。此外，浅第一型阱206位于接近基底200表面处，浅第一型阱206下方为第二型阱204，而第二型阱204下方则为深第一型阱202。
接着请参照图5，于浅第一型阱206上形成堆栈栅208。堆栈栅208例如由一第一介电层208a、一浮栅208b、一第二介电层208c以及一控制栅208d所构成。其中，第一介电层208a的材质例如为氧化硅或是氮化硅等介电材质，第二介电层208c的材质例如为氧化硅/氮化硅/氧化硅(ONO)的三层结构，而浮栅208b与控制栅208d的材质例如为多晶硅(polysilicon)。在堆栈栅208的制作过程中，由于浮栅208b与控制栅208d的图案化不同，因此第一介电层208a与浮栅208b通过一掩模制作工艺定义它，而第二介电层208c与控制栅208d则通过另一掩模制作工艺定义它。
接着请参照图6，在堆栈栅208制作完成之后，接着进行源极212与漏极210的制作，源极212与漏极210例如通过离子注入(ionimplant)并以热扩散(drive in)的方式制作。其中，源极212与漏极210例如为掺质浓度较高的第二型掺杂，源极212的深度分布足以将浅第一型阱206截断成多个区块，而各个区块上所配置的的二堆栈栅208共享一漏极210。
源极212的形成例如通过一次离子注入步骤来完成，将离子注入的深度控制在浅第一型阱206与第二型阱204的接触面附近，之后再通过热扩散的方式以形成源极212。通过离子注入深度的控制，使得源极212在不同深度会有不同的掺质浓度。其中，接近浅第一型阱206表面处的掺质浓度会较低，而在浅第一型阱206与第二型阱204接触面附近的掺质浓度会较高。上述掺质浓度的分布可以改善存储单元在编程(Program)时的干扰问题(disturbance)。
本实施例中，以浅第一型阱206取代公知的沟道层掺杂区域106以及P阱114(绘示于图3)，由于浅第一型阱206中掺质的浓度可以通过离子注入而控制的十分均匀，故不会有掺质浓度不均匀的问题。此外，本实施例中先形成浅第一型阱206，之后才形成深度分布足以截断浅第一型阱206的源极212，故不易出现因热扩散而导致相邻存储单元导通的现象。
上述第一型掺杂与第二型掺杂例如为P型掺杂与N型掺杂的搭配，然而上述实施例仅以N型掺杂型态的源极、漏极为例说明，并非限定本发明。因此，第一型掺杂也可为N型掺杂，而第二型掺杂也可为P型掺杂。
第二实施例
接着请参照图7至图9，其绘示为依照本发明第二实施例另一种非易失性半导体存储单元的制作流程示意图。首先请参照图7，提供一基底200，基底200例如为第二型掺杂的基底。于基底200中形成一深第一型阱202、一第二型阱204以及一浅第一型阱206。其中，基底200与第二型阱204中的掺杂例如为N型掺杂，而深第一型阱202与浅第一型阱206例如为P型掺杂。此外，浅第一型阱206是位于接近基底200表面处，浅第一型阱206下方为第二型阱204，而第二型阱204下方则为深第一型阱202。
接着请参照图8，于浅第一型阱206上形成堆栈栅208。堆栈栅208例如由一第一介电层208a、一浮栅208b、一第二介电层208c以及一控制栅208d所构成。其中，第一介电层208a的材质例如为氧化硅或是氮化硅等介电材质，第二介电层208c的材质例如为氧化硅/氮化硅/氧化硅(ONO)的三层结构，而浮栅208b与控制栅208d的材质例如为多晶硅(polysilicon)。在堆栈栅208的制作过程中，由于浮栅208b与控制栅208d的图案化不同，因此第一介电层208a与浮栅208b通过一掩模制作工艺定义它，而第二介电层208c与控制栅208d则通过另一掩模制作工艺定义它。
接着请参照图9，在堆栈栅208制作完成之后，接着进行源极212与漏极210的制作，源极212与漏极210例如通过离子注入(ionimplant)并以热扩散(drive in)的方式制作。其中，源极212与漏极210例如为掺质浓度较高的第二型掺杂，源极212的深度分布足以将浅第一型阱206截断成多个区块，而各个区块上所配置的的二堆栈栅208共享一漏极210。
本实施例中，源极212的形成通过多次离子注入步骤来完成，本实施例中以两次离子注入步骤为例进行说明。首先将离子注入的深度控制在浅第一型阱206的表面附近进行一次离子注入。接着将离子注入的深度控制在浅第一型阱206与第二型阱204的接触面附近，进行一次离子注入，之后再通过热扩散的方式于基底200中形成具有轻掺杂区域212a与重掺杂区域212b的源极212。
本实施例通过两次离子注入步骤于不同深度的基底200中形成轻掺杂区域212a与重掺杂区域212b，而轻掺杂区域212a与重掺杂区域212b的分布同样可以改善存储单元在编程时的干扰问题。
上述第一型掺杂与第二型掺杂例如为P型掺杂与N型掺杂的搭配，然而上述实施例仅以N型掺杂型态的源极、漏极为例说明，并非限定本发明。因此，第一型掺杂也可为N型掺杂，而第二型掺杂也可为P型掺杂。
第三实施例
图10至图12绘示为依照本发明第三实施例非易失性半导体存储单元的制作流程示意图。本实施例与第一实施例相似，其差异之处在于基底200上的堆栈栅308结构。堆栈栅308例如由一第一介电层308a、一电子捕获层308b、一第二介电层308c以及一控制栅308d所构成。其中，第一介电层308a与第二介电层308c的材质例如为氧化硅，而电子捕获层308b的材质例如为氮化硅，使得第一介电层308a、电子捕获层308b以及第二介电层308c构成一氧化硅/氮化硅/氧化硅(ONO)的三层结构。控制栅308d的材质例如为多晶硅。在堆栈栅308的制作过程中，由于电子捕获层308b本身为非导体，故第一介电层308a、电子捕获层308b、第二介电层308c以及控制栅308d可以一并进行图案化(pattern)。换言之，第一介电层308a、电子捕获层308b、第二介电层308c以及控制栅308d的定义可通过一道掩模制作工艺完成。
堆栈栅308在结构上的调整可以使得存储单元的操作电压与操作功率进一步的压低，而且能够让存储单元的堆栈栅在制作上更为简便。此外，浅第一型阱206搭配上深度足以截断浅第一型阱206的源极212结构，也能够进一步的增进存储单元的可靠性。
第四实施例
图13至第15图绘示为依照本发明第四实施例非易失性半导体存储单元的制作流程示意图。本实施例与第二实施例相似，其差异之处在于基底200上的堆栈栅308结构。堆栈栅308例如由一第一介电层308a、一电子捕获层308b、一第二介电层308c以及一控制栅308d所构成。其中，第一介电层308a与第二介电层308c的材质例如为氧化硅，而电子捕获层308b的材质例如为氮化硅，使得第一介电层308a、电子捕获层308b以及第二介电层308c构成一氧化硅/氮化硅/氧化硅(ONO)的三层结构。控制栅308d的材质例如为多晶硅。在堆栈栅308的制作过程中，由于电子捕获层308b本身为非导体，故第一介电层308a、电子捕获层308b、第二介电层308c以及控制栅308d可以一并进行图案化(pattern)。换言之，第一介电层308a、电子捕获层308b、第二介电层308c以及控制栅308d的定义可通过一道掩模制作工艺完成。
堆栈栅308在结构上的调整可以使得存储单元的操作电压与操作功率进一步的压低，且能够让存储单元的堆栈栅在制作上更为简便。此外，浅第一型阱206搭配上具有轻掺杂区域212a与重掺杂区域212b的源极212结构，亦能够进一步的增进存储单元的可靠性。
综上所述，本发明的非易失性半导体存储单元结构及其制作方法至少具有下列优点：
1.本发明的非易失性半导体存储单元结构中，将公知的P阱与沟道掺杂区域整合为一浅P阱，故可以克服堆栈栅下方P型掺杂均匀性的问题。
2.本发明的非易失性半导体存储单元结构中，浅P阱的结构可以避免公知因P阱所导致的导通问题。
3.本发明的非易失性半导体存储单元的制作方法中，通过取代公知的P阱与沟道掺杂区域的制作，对制作工艺有所简化。
虽然本发明已以一较佳实施例公开如上，然其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的范围内，当可作各种的更动与润饰，因此本发明的保护范围当视权利要求书为准。

Claims (17)

1.一种非易失性半导体存储单元结构，其特征在于：至少包括：
一基底，该基底中具有一浅第一型阱、一第二型阱以及一深第一型阱，其中，该第二型阱位于该深第一型阱中，且该浅第一型阱位于该第二型阱中；
数个堆栈栅，上述这些堆栈栅配置于该基底中的浅第一型阱上；
数个源极与数个漏极，上述这些源极与上述这些漏极配置于上述这些堆栈栅之间，其中，上述这些源极的分布深度足以贯穿该浅第一型阱并与该第二型阱相连接，而上述这些漏极分布于接近该浅第一型阱的表面，且上述这些源极与上述这些漏极为第二型掺杂。
2.如权利要求1所述的非易失性半导体存储单元结构，其特征在于：该浅第一型阱与该深第一型阱为P型掺杂，而该第二型阱、上述这些源极与上述这些漏极为N型掺杂。
3.如权利要求1所述的非易失性半导体存储单元结构，其特征在于：该浅第一型阱与该深第一型阱为N型掺杂，而该第二型阱、上述这些源极与上述这些漏极为P型掺杂。
4.如权利要求1所述的非易失性半导体存储单元结构，其特征在于：每一上述这些堆栈栅包括：
一第一介电层，该第一介电层配置于该基底上；
一浮栅，该浮栅配置于该第一介电层上；
一第二介电层，该第二介电层配置于该浮栅上；
一控制栅，该控制栅配置于该第二介电层上。
5.如权利要求4所述的非易失性半导体存储单元结构，其特征在于：该第二介质为氧化硅/氮化硅/氧化硅的三层结构。
6.权利要求1所述的非易失性半导体存储单元结构，其特征在于：每一上述这些堆栈栅包括：
一第一介电层，该第一介电层配置于该基底上；
一电子捕获层，该电子捕获层配置于该第一介电层上；
一第二介电层，该第二介电层配置于该电子捕获层上；
一控制栅，该控制栅配置于该第二介电层上。
7.如权利要求6所述的非易失性半导体存储单元结构，其特征在于：该第一介电层与该第二介电层的材质为氧化硅，而该电子捕获层的材质为氮化硅。
8.如权利要求1所述的非易失性半导体存储单元结构，其特征在于：每一些源极还包括：
一轻掺杂区域，该轻掺杂区域分布于接近该基底表面处；
一重掺杂区域，该重掺杂区域分布于该轻掺杂区域下方并与该轻掺杂区域连接，且该重掺杂区域的分布贯穿该浅第一型阱而与该第二型阱相连接；
其中，该轻掺杂区域与该重掺杂区域为第二型掺杂，且该重掺杂区域的掺质浓度大于该轻掺杂区域的掺质浓度。
9.一种非易失性半导体存储单元的制作方法，其特征在于：至少包括：
提供一基底，该基底中已形成一浅第一型阱、一第二型阱以及一深第一型阱，其中，该第二型阱位于该深第一型阱中，且该浅第一型阱位于该第二型阱中；
形成数个堆栈栅，上述这些堆栈栅位于该基底中的该浅第一型阱上；
形成数个源极与数个漏极，其中上述这些源极的分布深度贯穿该浅第一型阱并与该第二型阱相连接，而上述这些漏极位于该浅第一型阱的表面处，且上述这些源极与上述这些漏极为第二型掺杂。
10.如权利要求9所述的非易失性半导体存储单元的制作方法，其特征在于：其中该浅第一型阱与该深第一型阱为P型掺杂，而该第二型阱、上述这些源极与上述这些漏极为N型掺杂。
11.权利要求9所述的非易失性半导体存储单元的制作方法，其特征在于：其中该浅第一型阱与该深第一型阱为N型掺杂，而该第二型阱、上述这些源极与上述这些漏极为P型掺杂。
12.权利要求9所述的非易失性半导体存储单元的制作方法，其特征在于：其中上述这些堆栈栅的形成方式包括：
形成一第一介电层与一第一导体层于该基底上；
定义该第一介电层与该第一导体层；
形成一第二介电层与一第二导体层于该第一导体层上；
定义该第二介电层以及该第二导体层，以形成上述这些堆栈栅。
13.如权利要求12所述的非易失性半导体存储单元的制作方法，其特征在于：其中该第二介电层为氧化硅/氮化硅/氧化硅的三层结构。
14.如权利要求9所述的非易失性半导体存储单元的制作方法，其特征在于：其中上述这些堆栈栅的形成方式包括：
依序形成一第一介电层、一电子捕获层、一第二介电层以及一导体层；
定义该第一介电层、该电子捕获层、该第二介电层以及该导体层，以形成上述这些堆栈栅。
15.如权利要求14所述的非易失性半导体存储单元的制作方法，其特征在于：其中该第一介电层与该第二介电层的材质为氧化硅，而该电子捕获层的材质为氮化硅。
16.如权利要求9所述的非易失性半导体存储单元的制作方法，其特征在于：其中上述这些源极的形成是通过至少一离子注入步骤完成。
17.如权利要求16所述的非易失性半导体存储单元的制作方法，其特征在于：其中该至少一离子注入步骤包括：
进行一第一离子注入步骤，以于接近该基底表面处形成一轻掺杂区域；
进行一第二离子注入步骤，以于该轻掺杂区域下方形成一重掺杂区域，该重掺杂区域与该轻掺杂区域连接，且该重掺杂区域的分布贯穿该浅第一型阱而与该第二型阱相连接；
其中，该轻掺杂区域与该重掺杂区域为第二型掺杂，且该重掺杂区域的掺质浓度大于该轻掺杂区域的掺质浓度。
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