CN1259723C - 闪存的结构及其操作方法 - Google Patents
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Abstract
一种闪存的结构，此闪存元件的结构是由P型基底、设置于P型基底中的深N型阱区、设置于深N型阱区中的P型阱区、设置于P型基底上的一对栅极结构、设置于该对栅极结构之间的选择栅极与设置于一对栅极结构两侧的P型阱区中的N型源极/漏极区。由于每两个相邻两栅极结构共享一个选择栅极，因此可以增加元件的集成度。
Description
技术领域
本发明是有关于一种存储器元件，且特别是有关于一种闪存的结构及其操作方法。
背景技术
闪存元件由于具有可多次进行数据的存入、读取、擦除等动作，且存入的数据在断电后也不会消失的优点，所以已成为个人计算机和电子设备所广泛采用的一种非挥发性存储器元件。
典型的闪存元件是以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。而且，控制栅极.直接设置在浮置栅极上，浮置栅极与控制栅极之间以介电层相隔，而浮置栅极与基底间以隧穿氧化层(Tunnel Oxide)相隔(亦即所谓堆栈栅极闪存)。
当对闪存进行数据写入的操作时，是通过于控制栅极与源极/漏极区施加偏压，以使电子注入浮置栅极中。在读取闪存中的数据时，是于控制栅极上施加一工作电压，此时浮置栅极的带电状态会影响其下沟道(Channel)的开/关，而此沟道的开/关即为判读数据值“0”或“1”的依据。当闪存在进行数据的擦除时，是将基底、漏(源)极区或控制栅极的相对电位提高，并利用隧穿效应使电子由浮置栅极穿过隧穿氧化层(Tunneling Oxide)而排至基底或漏(源)极中(即SubstrateErase或Drain(Source)Side Erase)，或是穿过介电层而排至控制栅极中。
然而，在擦除闪存中的数据时，由于从浮置栅极排出的电子数量不易控制，故易使浮置栅极排出过多电子而带有正电荷，谓之过度擦除(Over-Erase)。当此过度擦除现象太过严重时，甚至会使浮置栅极下方的沟道在控制栅极未加工作电压时即持续呈导通状态，并导致数据的误判。因此，为了解决元件过度擦除的问题，许多闪存会采用分离栅极(Split Gate)的设计，其结构特征为除了控制栅极与浮置栅极之外，还具有位于控制栅极与浮置栅极侧壁、基底上方的一选择栅极(或称为擦除栅极)，此选择栅极(擦除栅极)与控制栅极、浮置栅极和基底之间以一栅介电层相隔。如此则当过度擦除现象太过严重，而使浮置栅极下方沟道在控制栅极未加工作电压状态下即持续打开时，选择栅极(擦除栅极)下方的沟道仍能保持关闭状态，使得漏极/源极区无法导通，而能防止数据的误判。由于分离栅极结构需要较大的分离栅极区域而具有较大的存储单元尺寸，因此其存储单元尺寸较具有堆栈栅极闪存的存储单元尺寸大，而产生所谓无法增加元件集成度的问题。于是，目前业界提出一种双快闪存储单元结构，使两个存储单元共享一个选择栅极(擦除栅极)，进而缩小存储器的尺寸。
图1为公知一种双快闪存储单元结构的剖面图。请参照图1，此闪存在基底100上具有两个存储单元101a、101b。存储单元101a、101b各自包括栅极结构102a、102b，此两个栅极结构102a、102b从基底100起依序具有隧穿氧化层104a、104b，浮置栅极106a、106b，栅极介电层108a、108b，控制栅极110a、110b与顶盖层112a、112b。在栅极结构102a、102b的侧壁具有间隙壁114a、114b。在两个栅极结构102a、102b的相反侧各自形成有源极/漏极区116a与116b。在栅极结构102a、102b表面具有选择栅极118，此选择栅极118从源极/漏极区116a延伸至另一个源极/漏极区116b。
当对此双快闪存储单元结的存储单元101a进行编程时，存储单元101b作为沟道晶体管。亦即，于控制栅极110a上施加10伏特的偏压；控制栅极110b上施加10伏特偏压使存储单元101b下方的沟道打开；选择栅极118上施加2伏特的偏压；源极/漏极区116a上施加2伏特的偏压，源极/漏极区116b为0伏特。如此，在编程时，电子是由源极/漏极区116b向源极/漏极区116a移动，且在源极/漏极区116a端被高沟道电场所加速而产生热电子，其动能足以克服隧穿氧化层104a的能量阻障，再加上控制栅极110a上施加有高正偏压，使得热电子从源极/漏极区116a端注入浮置栅极106a中，而编程存储单元101a。同样的，对存储单元101b进行编程时，存储单元101a作为沟道晶体管。亦即于控制栅极110b上施加10伏特的偏压；控制栅极110a上施加10伏特的偏压使存储单元101a下方的沟道打开；选择栅极118上施加2伏特的偏压；源极/漏极区116a为0伏特，源极/漏极区116b上施加2伏特的偏压。如此，在编程时，电子由源极/漏极区116a向源极/漏极区116b移动，且在源极/漏极区116b端被高沟道电场所加速而产生热电子，其动能足以克服隧穿氧化层104b的能量阻障，再加上控制栅极110b上施加有高正偏压，使得热电子从源极/漏极区116b端注入浮置栅极106b中。
在上述的双快闪存储单元的编程方法中，对存储单元101a进行编程后，再对存储单元101b进行编程时，由于存储单元101b会受到已编程的存储单元101a的影响，而使编程电流变低，因此存储单元101b编程速度会比存储单元101a的编程速度低。于是就会造成存储单元编程不对称的问题，导致存储单元操作速度变慢。
发明内容
有鉴于此，本发明的一目的为提供一种闪存的结构及其操作方法，可以提高存储器元件的集成度。
本发明的另一目的为提供一种闪存的结构及其操作方法，不会有存储单元编程不对称，可以降低存储单元电流，并且提高存储器元件的操作速度。
本发明的另一目的为提供一种闪存的结构及其操作方法，可以避免存储单元过度擦除。
本发明提供一种闪存元件的结构，此闪存元件的结构是由第一导电型基底、第二导电型第一阱区、第一导电型第二阱区、一对栅极结构、选择栅极、与一对第一导电型源极/漏极区所构成。其中，第二导电型第一阱区设置于第一导电型基底中；第一导电型第二阱区设置于第二导电型第一阱区中；一对栅极结构设置于第一导电型基底上；选择栅极设置于一对栅极结构之间；一对第一导电型源极/漏极区分别设置于一对栅极结构两侧的第一导电型第二阱区中。
上述的一对栅极结构是由浮置栅极、隧穿氧化层、控制栅极、栅极介电层、第一间隙壁与第二间隙壁所构成。其中，浮置栅极设置于第一导电型基底之上；隧穿氧化层设置于浮置栅极与第一导电型基底之间；控制栅极设置于浮置栅极上；栅极介电层设置于控制栅极与浮置栅极之间；第一间隙壁设置于控制栅极的侧壁与顶部；第二间隙壁设置于浮置栅极的侧壁。而且隧穿氧化层更包括设置于选择栅极与第一导电型基底之间。
在本发明的闪存元件中，由于两个相邻两栅极结构(存储单元)共享一个选择栅极，因此可以增加元件的集成度。
本发明另外提供一种闪存元件的操作方法，适用于操作一闪存元件，此闪存元件包括P型基底；深N型阱区，设置于P型基底中；P型阱区，设置于深N型阱区中；第一存储单元与第二存储单元，设置于P型基底上，且第一存储单元包括第一控制栅极，第二存储单元包括第二控制栅极；选择栅极，设置于第一存储单元与第二存储单元之间；第一源极/漏极区与第二源极/漏极区分别设置于第一存储单元与第二存储单元的一侧的P型阱区中，第一源极/漏极区与第二源极/漏极区为N型导电型态；且此方法在编程闪存元件的第一存储单元时，对第一控制栅极施加第一正电压，对P型阱区施加第一负电压，使选择栅极为接地、第一源极/漏极区与第二源极/漏极区为浮置，以利用F-N隧穿效应编程第一存储单元；在读取闪存元件的第一存储单元时，对选择栅极施加第二正电压，对第一控制栅极施加第二正电压，对第二控制栅极施加第三正电压，对第二源极/漏极区施加一第四正电压，将第一源极/漏极区与P型阱区接地，以读取第一存储单元的数据；在擦除闪存元件的同一条字符线上的存储单元时，对选择栅极施加第五正电压，第一控制栅极、第二控制栅极为0伏特、第一源极/漏极区与第二源极/漏极区为浮置，以利用F-N隧穿效应擦除整个页面的闪存元件。
上述的闪存元件的操作方法更包括：在编程闪存元件的第二存储单元时，对第二控制栅极施加第一正电压，对P型阱区施加第一负电压，使选择栅极接地、第一源极/漏极区与第二源极/漏极区为浮置，以利用F-N隧穿效应编程第二存储单元。
本发明的闪存元件中，于深N型阱区中设置隔离的P型阱区，因此在编程操作时，通过于控制栅极与隔离的P型阱区施加适当电压，而利用F-N隧穿效应使电子由基底(隔离的P型阱区)穿过隧穿氧化层而进入浮置栅极中，因此，在第一存储单元编程之后，继续对第二存储单元进行编程操作时，第二存储单元不会受到已编程的第一存储单元的影响，而可以避免存储单元编程不对称的问题。
此外，本发明的沟道快闪存储元件的编程操作采用F-N隧穿效应，其电子注入效率较高，故可以降低编码时的存储单元电流，并同时能提高操作速度。由于编程及擦除的动作均利用F-N隧穿效应，其电流消耗小可有效降低整个存储器元件的功率损耗，同时也可以应用于大尺寸页面的平行编程/擦除。
附图说明
图1为一种公知的闪存的剖面图；
图2为本发明的闪存的俯视图；
图3A与图3H为图2中沿A-A’线的制造流程剖面图；
图4A与图4D为图2中沿B-B’线的制造流程剖面图；
图5为本发明的闪存的结构剖面图；
图6为本发明的闪存的电路简图；
图7A为本发明的闪存的编程操作模式示意图；
图7B为本发明的闪存的擦除操作模式示意图。
100、200、300、500：基底
101a、102b：存储单元
102a、102b、506：栅极结构
104a、104b、308、512：隧穿氧化层
106a、106b、208、514：浮置栅极
108a、108b、516：栅极介电层
110a、110b、206、518：控制栅极
112a、112b：顶盖层
114a、114b、216、218、316、322、520、522：间隙壁
116a、116b、210、320、508：源极/漏极区
118、214、328、510：选择栅极
202、302：隔离结构
204：有源区
212、306、504、PW0、PW1：P型阱区
220、524：存储单元组
304、502：深N型阱区
310、310a、314、326：导体层
312、312a：介电层
318、324：图案化掩模层
321、526：选择栅极氧化层
Qn1、Qn2、Qn3、Qn4、Qn5、Qn6、Qn7、Qn8：存储单元
BL0/S0、BL1/S1、BL2/S2：位线/源极线
SG0(WL0)、SG1(WL1)：选择栅极线
Tn1、Tn2、Tn3、Tn4：选择晶体管
GC0、GC1、GC2、GC3：控制栅极线
具体实施方式
图2为本发明的闪存的俯视图。请参照图2，本发明的闪存是由基底200、元件隔离结构202、有源区204、控制栅极206(字符线)、浮置栅极208、N型源极/漏极区210、P型阱区312与选择栅极214。所构成。其中，选择栅极214与控制栅极206、浮置栅极208之间设置绝缘层(间隙壁)216与绝缘层(间隙壁)218。基底200中设置有深N型阱区(未图标)，P型阱区212设置于深N型阱区上。元件隔离结构202设置于基底200中，用以定义出有源区204，使P型阱区212只位于有源区204中。控制栅极206设置于基底200上，且垂直于有源区204。浮置栅极208设置于控制栅极206(字符线)横跨有源区204的基底200下方。在同一有源区204中，以每两个存储单元220为一组，在相邻两存储单元之间设置有选择栅极214。N型源极/漏极区210设置于每一存储单元组220两侧的P型阱区212中。同一有源区204中的选择栅极214以选择栅极线(未图标)电性耦接在一起，而不同有源区204中同一直列的N型源极/漏极区210则以位线(未图标)电性耦接在一起。
接着说明本发明的闪存的制造方法，图3A至图3H、图4A至图4D为分别绘示图2中沿A-A’线、B-B’线的制造流程剖面图。
首先请参照图3A与图4A，提供一P型基底300，此P型基底300已形成元件隔离结构302，此元件隔离结构302成条状的布局，并用以定义出有源区。元件隔离结构302的形成方法例如是区域氧化法(Local Oxidation，LOCOS)或浅沟槽隔离法(Shallow TrenchIsolation，STI)，其中元件隔离结构302的深度要能够隔离后续形成的P型阱区306。接着，在P型基底300中形成深N型阱区304，并在此深N型阱区304内形成P型阱区306，其中P型阱区306的深度不会超过隔离结构302的深度。之后，于P型基底300表面形成一层氧化层308，做为隧穿氧化层之用，氧化层308的形成方法例如是热氧化法。
接着，请参照图3B与图4B，于氧化层308上形成一层导体层(未图标)，其材质例如是掺杂的多晶硅，此导体层的形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子植入步骤以形成之。导体层的厚度例如是200埃左右，植入导体层的掺质例如是砷离子，以利在后续的热氧化工艺中形成有利于擦除的圆形形状，然后将此导体层图案化，使其暴露出部分元件隔离结构302的表面，而形成如图式中的导体层310。
接着，请参照图3C与图4C。依序于P型基底300上形成一层介电层312、一层导体层(未图标)后，利用掩模将导体层图案化，用以定义出做为控制栅极之用的导体层314。介电层312的材质例如是氧化硅/氮化硅/氧化硅等，介电层312的形成方法例如是低压化学气相沉积法。当然，此介电层312的材质也可以是氧化硅层、氧化硅/氮化硅层等。导体层314的材质例如是掺杂的多晶硅，导体层314的形成方法例如是以原位(In-Situ)掺杂离子的方式，利用化学气相沉积法以形成之。
移除掩模之后，于导体层314的侧壁与顶部形成绝缘层316。绝缘层316的材质例如是氧化硅，形成绝缘层316的方法例如是热氧化法。
接着请参照图3D与图4D，以导体层314与绝缘层316为掩模定义介电层312、导体层310，使其分别形成介电层312a和导体层310a。其中，导体层310a做为浮置栅极之用。亦即，图标的导体层(控制栅极)314、介电层312a、导体层(浮置栅极)310a与氧化层308(隧穿氧化层)构成栅极结构。然后，于整个基底300上形成一层图案化掩模层318，此图案化掩模层318暴露预定形成源极/漏极区320的区域。然后，进行离子植入步骤，以图案化掩模层318为掩模，于栅极结构一侧的基底300中的P型阱区306植入掺质而形成源极/漏极区320。其中，两个栅极结构可视为一个栅极结构组。在栅极结构组中，栅极结构之间预定形成选择栅极，而源极/漏极区320则形成于栅极结构组两侧的基底中。由于，图2的B-B’线剖面的结构在后续工艺中皆相同，因此以下只针对图2的A-A’线剖面的工艺作说明。
接着请参照图3E，移除图案化掩模层318后，于栅极结构之间的基底300上形成选择栅极氧化层321，并于导体层310a(浮置栅极)的侧壁形成绝缘层(间隙壁)322。选择栅极氧化层321与绝缘层(间隙壁)322的材质例如是氧化硅，选择栅极氧化层321与绝缘层(间隙壁)322的形成方法例如是热氧化法。其中，选择栅极氧化层321的厚度例如是250埃左右。接着，于基底300上形成另一层图案化掩模层324，此图案化掩模层324覆盖住源极/漏极区320，并暴露预定形成选择栅极的区域。然后，于基底300上形成一层导体层326。导体层326的材质例如是掺杂的多晶硅，导体层326的形成方法例如是以原位掺杂离子的方式，利用化学气相沉积法以形成之。
接着请参照图3F，移除部分导体层326与图案化掩模层326直到暴露绝缘层316的表面，而于栅极结构之间形成选择栅极328。之后，移除图案化掩模层。后续完成闪存的工艺为公知技艺者所周知，在此不再赘述。
图5为本发明的闪存的结构剖面图。
请参照图5，本发明的闪存是由P型基底500、深N型阱区502、隔离的P型阱区504、栅极结构506、N型源极/漏极区508、选择栅极510所构成。栅极结构506是由隧穿氧化层512、浮置栅极514、栅极介电层516、控制栅极518以及间隙壁520、522所构成。
深N型阱区502位于P型基底500中。隔离的P型阱区504位于深N型阱区502中。栅极结构506位于P型基底200上，且每两个相邻栅极结构506为一个栅极结构组524。N型源极/漏极区位于栅极结构组524两侧的P型阱区504中。选择栅极510位于栅极结构组内的相邻两栅极结构506之间。在选择栅极510与基底500之间具有选择栅极氧化层526。间隙壁520位于控制栅极518顶部与侧壁。间隙壁522位于浮置栅极514侧壁。
本发明于每两个相邻两栅极结构506(存储单元)共享一个选择栅极510，因此可以增加元件的集成度。
图6为本发明的闪存的电路简图。在图5中绘示有多个存储单元Qn1至Qn8、选择晶体管Tn1至Tn4、隔离的P型阱区PW0至PW1、位线/源极线BL0/S0至位线/源极线BL2/S2、控制栅极线CG0至控制栅极线CG3与选择栅极线(字符线)SG0(WL0)至SG1(WL1)。多个存储单元以每两个存储单元与一选择晶体管为一组而形成多个存储单元组。其中选择晶体管设置于两存储单元之间。上述多个存储单元组并排成一行/列阵列，且相邻两个存储单元组共享一源极/漏极区。每一列中的各个存储单元组中的各存储单元的源极/漏极区皆耦接所对应的一条位线/源极线；每一行的各个存储单元的控制栅极皆耦接对应的一条控制栅极线，每一列的各个存储单元以隔离的P型阱区电性连接在一起，且每一列的选择晶体管的栅极皆耦接对应的一条选择栅极线(字符线)。举例来说，在同一列中，存储单元Qn1、选择晶体管Tn1、存储单元Qn2为一组，存储单元Qn3、选择晶体管Tn2、存储单元Qn4为一组，存储单元Qn5、选择晶体管Tn3、存储单元Qn6为一组，存储单元Qn7、选择晶体管Tn4、存储单元Qn8为一组。存储单元Qn1、Qn5侧的源极/漏极耦接至位线/源极线BL0/S0，存储单元Qn2、Qn3、Qn6、Qn7侧的源极/漏极耦接至位线/源极线BL1/S1，存储单元Qn4、Qn8侧的源极/漏极耦接至位线/源极线BL2/S2。控制栅极线CG0连接存储单元Qn1、Qn5的控制栅极，控制栅极线CG1连接存储单元Qn2、Qn6的控制栅极，控制栅极线CG2连接存储单元Qn3、Qn7的控制栅极，控制栅极线CG3连接存储单元Qn4、Qn8的控制栅极。选择栅极线(字符线)SG0(WL0)连接选择晶体管Tnl、Tn2的栅极，选择栅极线(字符线)SG1(WL1)连接选择晶体管Tn3、Tn4的栅极。存储单元Qn1、Qn2、Qn3与Qn4以隔离的P型阱区PW0电性耦接在一起，存储单元Qn5、Qn6、Qn7与Qn8以隔离的P型阱区PW1电性耦接在一起。
本发明的存储单元阵列是以每两个存储单元共享一个选择晶体管(选择栅极)，因此可以缩小存储单元的尺寸，而且通过此种设计，使本发明的存储单元阵列亦具有如公知的与非门(NAND)型存储单元阵列的尺寸较小的优点，而可以增加集成度。
接着，请参照图7A与图7B，以明了本发明较佳实施例的闪存元件的操作模式，其包括编程(Program，图7A)、数据读取(Read)，以及擦除(Erase，图7B)等操作模式，并是以图6所示的存储单元Qn1、Qn2为例。
当对存储单元Qn1进行编程时，在控制栅极606a(CG0)上施加一正偏压VCGp，其例如是10伏特至12伏特左右，并在P型阱区604(PW0)上施加负偏压-VPWp，其例如是-6伏特至-8伏特左右，源极/漏极区612(BL0/S0)、源极/漏极区614(BL1/S1)为浮置，选择栅极610(SG0)为0伏特。如此，在编程时，如此，即可在浮置栅极606a与基底600之间建立一个大的电场，而得以利用沟道F-N隧穿效应(Channel F-NTunneling)使电子穿过隧穿氧化层616进入浮置栅极606a中。同样的，当对存储单元Qn2进行编程时，在控制栅极606b(CG1)上施加一正偏压VCGp，其例如是10伏特至12伏特左右，并在P型阱区604(PW0)上施加负偏压-VPWp，其例如是-6伏特至-8伏特左右，源极/漏极区612(BL0/S0)与源极/漏极区614(BL1/S1)为浮置，选择栅极610(SG0)为0伏特。如此，在编程时，如此，即可在浮置栅极606b与基底600之间建立一个大的电场，而得以利用F-N隧穿效应使电子穿过隧穿氧化层616进入浮置栅极606b中，如图7A所示。
在进行上述编程操作时，存储单元Qn5、Qn6并不会编程。这是因为隔离的P型阱区(PW1)为0V，因此存储单元Qn5、Qn6并不会产生F-N隧穿效应，当然就不会编程Qn5、Qn6。
此外，连接存储单元Qn3、Qn7的控制栅极线CG2、连接存储单元Qn4、Qn8的控制栅极线CG3的电压为0伏特，因此存储单元Qn3、Qn4、Qn7与Qn8并不会产生F-N隧穿效应。
在进行存储单元Qn1的读取操作时，存储单元Qn1的读取偏压可设定如下：源极/漏极区612(BL0/S0)的偏压为Vd，其例如是1伏特至1.5伏特左右、选择栅极610(SG0(WL0))的偏压为Vcc其例如是3.3伏特左右、控制栅极608a(CG0)的偏压为Vcc其例如是3.3伏特左右、控制栅极608b(CG1)的偏压为VCGR，其例如是10伏特左右、源极/漏极区614(BL1/S1)与隔离的P型阱区604(PW0)为接地。在进行存储单元Qn2的读取操作时，存储单元Qn2的读取偏压则可设定如下：源极/漏极区614(BL1/S1)的偏压为Vd，其例如是1伏特至1.5伏特左右、选择栅极610(SG0(WL0))的偏压为Vcc其例如是3.3伏特左右、控制栅极608b(CG1)的偏压为Vcc其例如是3.3伏特左右、控制栅极608a(CG0)的偏压为VCGR，其例如是10伏特左右、源极/漏极区612(BL0/S0)与隔离的P型阱区604(PW0)为接地。由于浮置栅极存有电子的存储单元的沟道关闭且电流很小，而浮置栅极未存有电子的存储单元的沟道打开且电流大，故可通过存储单元的沟道开关/沟道电流大小来判断储存于此存储单元中的数字信息是“1”还是“0”。
当对存储单元Qn1、Qn2进行擦除时，在控制栅极608a(CG0)、控制栅极608b(CG0)上施加0伏特；对选择栅极610(SG0)施加一正偏压为VSGE其例如是10伏特至12伏特左右、源极/漏极区612(BL0/S0)、源极/漏极区614(BL1/S1)与隔离的P型阱区(PW1)为浮置。如此，即可在浮置栅极606a、浮置栅极606b与选择栅极610之间建立一个大的电场，而得以利用F-N隧穿效应将电子从浮置栅极606a、浮置栅极606b拉出至选择栅极中，如图7B所示。
在进行上述擦除操作时，由于存储单元Qn1、Qn2之间的选择晶体管Tn1与存储单元Qn3、Qn4之间的选择晶体管Tn2共享一条选择栅极线(字符线)SG0(WL0)，因此在擦除存储单元Qn1、Qn2时，同一页面的存储单元Qn3、Qn4也会被擦除。而存储单元Qn5、Qn6之间的选择晶体管Tn3与存储单元Qn7、Qn8之间的选择晶体管Tn4所共享的选择栅极线(字符线)SG1(WL1)并未施加有电压，因此存储单元Qn5、Qn6、Qn7与Qn8并不会产生FN-隧穿效应(Channel FN Tunneling)而擦除存储单元中的数据。亦即，本发明的闪存在进行擦除操作时是以一个页面为单位，因此在对本发明的闪存进行擦除操作时，只要对预定擦除的页面的选择栅极线(字符线)施加例如是10伏特至12伏特左右的偏压，并使控制栅极线为0伏特，即可利用产生FN-隧穿效应擦除一整个页面的存储单元中的数据。
本发明的闪存元件中，于深N型阱区中设置隔离的P型阱区，因此在编程操作时，通过于控制栅极与隔离的P型阱区施加适当电压，而利用F-N隧穿效应使电子由基底(隔离的P型阱区)穿过隧穿氧化层而进入浮置栅极中，因此，在存储单元Qn1编程之后，继续对存储单元Qn2进行编程操作时，存储单元Qn2不会受到已编程之存储单元Qn2的影响，而可以避免存储单元编程不对称的问题。而且，本发明也可以通过同时于控制栅极606a(CG0)与控制栅极606b(CG1)上施加一正偏压VCGp，并在P型阱区604(PW0)上施加负偏压-VPWp，源极/漏极区612(BL0/S0)与源极/漏极区614(BL1/S1)为浮置，选择栅极610(SG0)为0伏特，而同时编程存储单元Qn1、Qn2。
而且，本发明的沟道快闪存储元件的编程操作采用F-N隧穿效应，其电子注入效率较高，故可以降低编码时的存储单元电流，并同时能提高操作速度。由于编程及擦除的动作均利用F-N隧穿效应，其电流消耗小可有效降低整个存储器元件的功率损耗，同时也可以应用于大尺寸页面的平行编程/擦除。
Claims (18)
1.一种闪存元件的结构，其特征是，该闪存元件的结构包括：
一第一导电型基底；
一第二导电型第一阱区，该第二导电型第一阱区设置于该基底中；
一第一导电型第二阱区，该第一导电型第二阱区设置于该第二导电型第一阱区中；
一对栅极结构，该对栅极结构设置于该第一导电型基底上；
一选择栅极，该选择栅极设置于该对栅极结构之间；以及
一对第一导电型源极/漏极区，该对第一导电型源极/漏极区分别设置于该对栅极结构两侧的该第一导电型第二阱区中。
2.如权利要求1所述的闪存元件的结构，其特征是，该第一导电型基底包括P型基底。
3.如权利要求1所述的闪存元件的结构，其特征是，该第二导电型第一阱区包括N型阱区。
4.如权利要求1所述的闪存元件的结构，其特征是，该第一导电型第二阱区包括P型阱区。
5.如权利要求1所述的闪存元件的结构，其特征是，该对第一导电型源极/漏极区掺杂N型离子。
6.如权利要求1所述的闪存元件的结构，其特征是，每一该对栅极结构至少包括：
一浮置栅极，该浮置栅极设置于该第一导电型基底之上；
一隧穿氧化层，该隧穿氧化层设置于该浮置栅极与该第一导电型基底之间；
一控制栅极，该控制栅极设置于该浮置栅极上；
一栅极介电层，该栅极介电层设置于该控制栅极与该浮置栅极之间；
一第一间隙壁，该第一间隙壁设置于该控制栅极的侧壁与顶部；以及
一第二间隙壁，该第二间隙壁设置于该浮置栅极的侧壁。
7.如权利要求6所述的闪存元件的结构，其特征是，更包括一选择栅极氧化层，设置于该选择栅极与该第一导电型基底之间。
8.如权利要求6所述的闪存元件的结构，其特征是，该第一间隙壁的材质包括氧化硅。
9.如权利要求6所述的闪存元件的结构，其特征是，该第二间隙壁的材质包括氧化硅。
10.一种闪存元件的操作方法，适用于操作一闪存元件，该闪存元件包括一P型基底；一N型阱区，设置于该P型基底中；一P型阱区，设置于该N型阱区中；一第一存储单元与一第二存储单元，设置于该P型基底上，该第一存储单元包括一第一控制栅极与该第二存储单元包括一第二控制栅极；一选择栅极，设置于该第一存储单元与该第二存储单元之间；一第一源极/漏极区与一第二源极/漏极区分别设置于该第一存储单元与该第二存储单元的一侧的该P型阱区中，该第一源极/漏极区与该第二源极/漏极区为N型导电型态；其特征是，该方法包括：
在编程该闪存元件的该第一存储单元时，对该第一控制栅极施加一第一正电压，对该P型阱区施加一第一负电压，使该选择栅极接地，该第一源极/漏极区与该第二源极/漏极区为浮置，以利用F-N隧穿效应编程该第一存储单元；
在读取该闪存元件的该第一存储单元时，对该选择栅极施加一第二正电压，对该第一控制栅极施加该第二正电压，对该第二控制栅极施加一第三正电压，对该第二源极/漏极区施加一第四正电压，将该第一源极/漏极区与该P型阱区浮置，以读取该第一存储单元的数据；以及
在擦除该闪存元件的该第一存储单元时，对该选择栅极施加一第五正电压，使该第一控制栅极、该第二控制栅极为0伏特，该第一源极/漏极区与该第二源极/漏极区为浮置，以利用F-N隧穿效应擦除该闪存元件。
11.如权利要求10所述的闪存元件的操作方法，其特征是，该方法更包括：
在编程该闪存元件的该第二存储单元时，对该第二控制栅极施加该第一正电压，对该P型阱区施加该第一负电压，使该选择栅极接地，该第一源极/漏极区与该第二源极/漏极区为浮置，以利用F-N隧穿效应编程该第二存储单元。
12.如权利要求10所述的闪存元件的操作方法，其特征是，该方法更包括：在擦除该闪存元件的该第一存储单元时，同时擦除该第二存储单元。
13.如权利要求10所述的闪存元件的操作方法，其特征是，该第一正电压为10伏特至12伏特。
14.如权利要求10所述的闪存元件的操作方法，其特征是，该第一负电压为-6伏特至-8伏特。
15.如权利要求10所述的闪存元件的操作方法，其特征是，该第二正电压为3.3伏特。
16.如权利要求10所述的闪存元件的操作方法，其特征是，该第三正电压为10伏特。
17.如权利要求10所述的闪存元件的操作方法，其特征是，该第四正电压为1伏特至1.5伏特。
18.如权利要求10所述的闪存元件的操作方法，其特征是，该第五正电压为10伏特至12伏特。
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