CN1841783A - 分裂栅极存储单元及制造其阵列的方法 - Google Patents

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Abstract

披露了非易失性存储器件以及制造非易失性存储器件的方法。更具体地说，提供了这样一种分裂栅极储存器件，其具有的架构提供增强的浮置栅极耦合比，由此能够提高写入和擦除效率和性能。

Description

分裂栅极存储单元及制造其阵列的方法
技术领域
本发明总体上涉及非易失性存储器件和制造非易失性存储器件的方法。更具体地说，本发明涉及这样一种分裂栅极储存器件，其具有的架构提供增强的浮置栅极耦合比(floating gate coupling ratios)，由此能够提高写入(programming)和擦除效率和性能。
背景技术
通常，非易失性存储器件是即使断电时仍然保持所存储的数据的储存器件。典型地，非易失性存储器件用在电能并非总可用、频繁断电和/或需要更低功耗的多种产品和装置中，例如移动电信装置、存储卡、智能卡和其他装置和应用。通常，非易失性存储器件包括，例如EPROM(可擦除可写入只读存储器)器件、EEPROM(电可擦除可写入只读存储器)器件、SRAM和闪速存储器。更具体地说，一种类型的非易失性存储器被称为分裂栅极、浮置栅极、EEPROM储存器件。由于此类储存器件具有低成本，因此一般在系统可再写入和高可靠性非易失性存储器解决方案中将这些分裂栅极晶体管储存器件用在多种应用中，尤其是嵌入式系统中。
图1A示出了常规非易失性分裂栅极存储器件(10)的截面图。具体而言，图1A描绘了形成于p型半导体衬底层(11)上的一对分裂栅极存储单元M1和M2。在衬底(11)中形成多个n型扩散区(12)和(13)。扩散区(12)是由单元M1和M2共享的公共源极区(12)，扩散区(13)是漏极区。存储单元M1和M2相对于公共源极区(12)具有镜像结构。具体而言，每个单元M1、M2包括公共源极区(12)和漏极区(13)之间的沟道区(14)、浮置栅极(15)、控制栅极(16)、栅极绝缘层(17)、形成于浮置栅极(15)上的多氧化物层(18)以及隧道绝缘层(19)。
浮置栅极(15)为电隔离的栅电极，被形成为重叠沟道区(14)的一部分和公共源极区(12)的一部分。控制栅极(16)被形成为重叠沟道(14)与漏极区(13)相邻的一部分，并且重叠浮置栅极(15)的侧壁和上部分。栅极绝缘层(17)形成于衬底(11)上方以使浮置栅极(15)和控制栅极(16)与衬底(11)绝缘。多氧化物层(18)通过硅的局部氧化(LOCOS)工艺形成于浮置栅极(15)上。隧道绝缘层(19)设置于浮置栅极(15)和控制栅极(16)之间并覆盖浮置栅极(15)的一个侧壁和沟道区(14)的一部分。
在一种常规设计中，每个控制栅极(16)都是沿行方向(与图纸的平面正交)延伸的字线且沿着行共同连接到每个存储单元。层间介质层(20)形成于存储单元M1、M2上方。公共源极线(22)从第一级金属化层构图而来并通过接触插塞(21)连接到公共源极区(12)。公共源极线(22)沿着与字线(或控制栅极(16))相同的方向延伸。漏极区(13)通过公共位线(未示出)连接，公共位线由第二金属化层形成且正交于行方向延伸。共享公共源极的每一对行形成一页(page)。
通常，根据存储在各自的浮置栅电极(15)中的电荷将存储单元M1和M2设置为逻辑“1”或“0”。具体而言，浮置栅极(15)用于这样改变存储单元晶体管的阈值电压，使得根据存储在浮置栅极(15)上的电荷，存储单元晶体管处于高阈值状态(不导通状态)或低阈值状态(导通状态)，其中，在读出操作期间将导通或不导通状态作为逻辑电平输出。
实际上，每个存储单元晶体管由串联的存储晶体管和读取/选择晶体管形成，其中所述存储晶体管由浮置栅极(15)以及邻接浮置栅极(15)并被其重叠的沟道(14)的部分形成，且其中所述读取/选择晶体管由控制栅极(16)以及邻接控制栅极(16)并被其重叠的沟道(14)的部分形成。流经沟道(14)的电流由储存和读取/选择晶体管的组合控制，其中所述浮置栅极(15)根据存储单元的逻辑状态基本上作为用于选择/读取晶体管的ON/OFF开关而运行。
具体而言，在已写入状态(高阈值状态)中，在浮置栅电极(15)上存储了过量的电子。使用被称为CHE(沟道热电子)SSI(源极侧注入)的技术将存储单元M1和M2写入至高阈值电压，以将在沟道(14)中流动的电子通过栅极绝缘层(17)注入到浮置栅极(15)中。这些热沟道注入的电子被俘获在浮置栅电极(15)上并在浮置栅极(15)上生成净负电压，造成了将存储单元从不导通状态改变为导通状态所需的阈值电压的升高。在读出操作期间，带负电荷的浮置栅极(15)对抗由施加到读取/选择晶体管的控制栅极(16)的正电压所产生的电场。实际上，已写入的存储单元处于不导通状态，因为在读出操作期间当把正常的读取/选择控制电压施加到控制栅极(16)时并没有源极-漏极电流流动。
另一方面，在未写入状态(低阈值状态)中，浮置栅极(15)缺乏负电荷(与已写入状态相比)。具体而言，在擦除过程中，利用被称为Fowler-Nordheim(FN)隧穿的技术将浮置栅极(15)上的电子通过隧道氧化物层(19)转移到控制栅极(16)。当存储单元被擦除时，浮置栅极(15)被放电以具有净的正电荷，该正电荷允许根据控制栅极(16)上的电压将存储单元晶体管开启或关闭。当存储单元被擦除时，浮置栅极(15)上的正电压导致浮置栅极(15)下面的沟道(14)的部分变成反相。不过，在未写入状态下，将通过施加到控制栅极(16)的电压控制沟道(14)中的电流。
图1B为示出在擦除、写入和读取操作期间用于存储单元M1和M2的常规操作条件的表格。在图1B所示的常规方案中，将读取电压设置为1.8伏。用于“ON”(低阈值/未写入)存储单元的阈值电压Vth在约-0.5V到0.8V的范围内，用于“OFF”(高阈值/已写入)存储单元的Vth约为3.2V到约4.7V。
图1B示出了用于执行读取操作的操作电压。在读取周期期间，将1.8V的读取电压施加到控制栅极(16)(字线)，将0V施加到源极(12)和衬底(11)，将0.8V电压施加到漏极区(13)(位线)。在这些条件下，如果所选择的存储单元处于“高阈值”或“OFF”状态，那么存储晶体管就不会导通。所选择的位线中没有电流流动将被检测到并输出为逻辑“0”。另一方面，如果所选择的存储单元处于“低阈值”或“ON”状态，那么存储晶体管将导通。所选择的位线中流动的电流将被检测到并输出为逻辑“1”。
图1B示出了用于擦除过程以使浮置栅极(15)放电的操作电压。在擦除过程中，将漏极(13)、源极(12)和衬底(11)设定为0V，并将预定电压(12V或更大)施加到控制栅极(16)。控制栅极(16)上的高电压产生触发FN隧穿的强电场，使得浮置栅极(15)中的电子通过隧道绝缘层(19)从浮置栅极(15)转移到控制栅极(16)。在擦除期间，强电场集中在形成于浮置栅极(15)的边缘尖锐区域(15a)(参见图1A)，而FN隧穿发生在这样的尖锐区域(15a)附近。随着负电荷从浮置栅极(15)转移且正电荷在浮置栅极(15)上积聚，FN隧穿机制将一直持续到隧道氧化物层(19)两端没有足够的电压维持FN隧穿机制为止。如上所述，浮置栅极(15)上的正电荷将存储单元置于“低阈值”状态，允许单元在读取操作期间导通(并从而被读取为逻辑“1”)。
图1B还示出了用于执行写入操作的操作电压。如上所述，通过源极侧沟道热电子注入为存储单元M1、M2写入。在写入期间，将1.5V的电压施加到控制栅极(16)，这足以激活控制栅极(16)下方的沟道(14)。此外，将0.5V的电压施加到漏极(13)，将0V电压施加到衬底(11)，并将相对较大的9V源极电压通过源极线(22)施加到源极(12)。源极到漏极的电压差产生沟道热电子。源极电压通过电容C1电容性耦合到浮置栅极(15)，这在浮置栅极(15)和沟道(14)之间产生电场。随着电子从漏极(13)流到源极(12)并获得动能，这些电子的路径被浮置栅极和衬底之间的电场所改变。那些能量足以克服衬底-栅极氧化物(Si-SiO2)势垒的电子将加速从沟道(14)向着浮置栅电极(15)通过栅极氧化物(17)，并被俘获在浮置栅电极(15)上。随着负电荷积聚在浮置栅极(15)上，在擦除过程中产生的正电荷被中和，热沟道电子注入将一直持续到没有足够的电压维持注入机制为止。如上所述，浮置栅极(15)上的负电荷将存储单元置于“高阈值”状态，防止单元在读取操作期间导通(并从而被读取为逻辑“0”)。
尽管图1A的常规分裂栅极存储器架构(framework)提供了优于其他常规非易失性存储器设计的长处，但是图1A的分裂栅极架构在数据保持和循环耐性方面却存在性能问题。例如，如上所述，擦除操作需要向控制栅极(16)施加高电压(例如12V或更大)以触发通过隧穿氧化物(19)从浮置栅极(15)到控制栅极(16)的隧穿。随着时间的流逝，向控制栅极(16)连续施加这样的高电压可能负面影响和压迫隧穿层(19)的介质材料，导致缺陷，可能使器件可靠性不可预测，特别是对于薄隧穿氧化物层更是如此。
此外，对于写入而言，虽然源极侧热沟道电子注入是效率很高的写入技术，但图1A的常规分裂栅极存储器架构仅能提供源极(12)和浮置栅极(15)之间较低程度的电容耦合。具体而言，如图1A所示，耦合比C1受到公共源极(12)和浮置栅极(15)之间的重叠面积的限制。增大的耦合比产生出更大的写入速度。在常规设计中，必须要把较大的9V源极电压施加到源极区以通过提高源极区(12)的横向扩散来有效地提高耦合比。
不过，施加到源极区(12)的大源极电压可能由于源极耗尽区(12a)的增大而导致穿通(punch-through)和结击穿(junction breakdown)。诚然，源极耗尽区(12a)的横向扩散增大能够因为过大的电流导致源极区(12)附近穿通。随着图1A的常规架构缩小到更小的设计规则，由于所需的间隙X1裕量减小，使用大源极电压的能力受到了限制。
发明内容
总地说来，本发明的示范性实施例包括非易失性存储器件和制造非易失性存储器件的方法。更具体地说，本发明的示范性实施例包括这样一种分裂栅极储存器件，其具有的架构提供增强的浮置栅极耦合比，由此能够提高写入和擦除效率和性能。
在一个示范性实施例中，提供了分裂栅极存储单元架构用于实现非易失性存储器。分裂栅极存储单元包括形成于半导体衬底中的第一和第二扩散区。在所述第一和第二扩散区之间于所述半导体衬底上形成浮置栅电极，其中所述浮置栅电极的第一侧与所述第一扩散区的一部分重叠。在所述浮置栅电极的第二侧和所述第二扩散区之间在所述半导体衬底上形成控制栅电极。隧穿介质层设置于所述控制栅电极和所述浮置栅电极的第二侧之间。耦合栅电极形成于所述半导体衬底中的所述第一扩散区上且与所述浮置栅电极的第一侧相邻。耦合介质层设置于所述耦合栅电极和所述浮置栅电极的第一侧之间，其中所述耦合介质层的厚度小于所述隧穿介质层的厚度。
在该示范性分裂栅极单元架构中，耦合栅极在所述浮置栅极和公共扩散(例如，源极)区之间获得了增强的耦合比。增大的耦合比是通过在该区域中在浮置栅电极的侧壁和耦合栅电极之间的额外电容耦合获得的。
此外，浮置栅极和公共源极区之间增强的耦合使得能够将更小的电压施加到控制栅极(小于12V)，同时跨隧穿层产生电场，该电场强至足以触发用于擦除过程的从浮置栅极到控制栅极的FN隧穿。
通过以下的示范性实施例的详细说明，本发明的这些和其他示范性实施例、方面、目的、特征和优点将变得明显，该详细说明应与附图相联系阅读。
附图说明
图1A为常规分裂栅极非易失性存储单元的截面示意图。
图1B为表格，示出了根据现有技术在擦除、写入和读取操作期间，用于图1A的存储单元的操作条件。
图2是根据本发明示范性实施例的分裂栅极非易失性存储单元的截面示意图。
图3A～3H为图2的分裂栅极存储单元在根据本发明示范性实施例的制造分裂栅极非易失性存储单元的方法的各阶段的截面示意图。
图4是根据本发明另一示范性实施例的分裂栅极非易失性存储单元的截面示意图。
图5是根据本发明另一示范性实施例的分裂栅极非易失性存储单元的截面示意图。
具体实施方式
现在将参考附图更充分地描述本发明的示范性实施例，在附图中要理解为了清晰起见夸大了层和区域的厚度和尺寸。还要理解的是，当称一层在另一层或衬底“上”或“上方”时，该层可以直接在另一层或衬底上，或者也可能存在插入层。此外，在所有附图中所用的类似的附图标记指示具有相同或类似功能的元件。
图2是根据本发明示范性实施例的分裂栅极非易失性存储器件(100)的截面示意图。具体而言，图2描绘了形成于p型半导体衬底层(101)上的两个分裂栅极存储单元M1和M2。多个扩散区(122)和(134)形成于衬底(101)中。具体而言，在一个示范性实施例中，扩散区(122)是在存储单元M1、M2之间共享的公共源极区(122)，而扩散区(134)是漏极区。在本发明的其他示范性实施例中，可以形成轻掺杂源极区(124)和晕区(haloregion)(126)，其增强了写入期间的热沟道注入并限制了耗尽区的过度膨胀，从而防止了穿通。
存储单元M1和M2相对于公共源极区(122)具有镜像结构。具体而言，每个单元M1、M2包括形成于公共源极区(122)和漏极区(134)之间的沟道区(140)、浮置栅极(104a)、控制栅极(130b)、耦合栅极(130a)、栅极绝缘层(102)、多氧化物层(108)以及第一和第二介质层(110)和(128)。
浮置栅极(104a)为电隔离的栅电极，被形成为重叠沟道区(140)的一部分和公共源极区(122)的一部分。控制栅极(130b)被形成为重叠与漏极区(134)相邻的沟道(140)的部分，并且重叠浮置栅极(104a)的侧壁和上部分。栅极绝缘层(102)形成于衬底(101)上方，以使浮置栅极(104a)、耦合栅极(130a)和控制栅极(130b)与衬底(101)绝缘。多氧化物层(108)通过硅的局部氧化(LOCOS)工艺形成于浮置栅极(104a)上。
耦合栅电极(130a)和控制栅电极(130b)设置在浮置栅电极(104a)的相对侧上。具体而言，耦合栅电极(130a)形成于源极区(122)上并与浮置栅电极(104a)的第一侧相邻。控制栅电极(130b)形成于浮置栅电极(104b)的第二侧和漏极区(134)之间。
隧穿介质层由第一和第二介质层(110)和(128)形成并设置在控制栅电极(130b)和浮置栅电极(104a)的第二侧之间。耦合介质层由第二介质层(128)形成并设置在耦合栅电极(130a)和浮置栅电极(104a)的第一侧之间。在图2的示范性实施例中，由第二介质层(128)形成的耦合介质层比由第一和第二介质层(110)和(128)形成的隧穿介质层薄。
图2的示范性分裂栅极存储器架构提供了多种优于图1A的常规架构的长处和增强的性能。例如，在图2的分裂栅极存储器架构中，使用耦合栅极(130a)在浮置栅极(104a)和公共源极(122)区之间提供了增大的耦合比。增大的耦合比是通过在该区域中在浮置栅电极(104a)的侧壁和耦合栅极(130b)之间的额外电容耦合C2获得的。的确，在图2中，到浮置栅极(104a)的耦合比为C1+C2，大于图1A的耦合比C1。
增大的耦合比(C1+C2)允许在写入过程期间将更小的源极电压施加到源极区，而不会减小写入效率或写入速度。此外，与常规设计相比，向源极区(122)施加更小的源极电压使得从源极区形成的耗尽区的尺寸减小，从而降低了源极区穿通和结击穿的可能性。
还要理解的是，图2的示范性分裂栅极架构在使用FN隧穿进行擦除方面提供了增强的性能和可靠性。例如，浮置栅极(104a)和源极区(122)(源极电压在这里保持在0V)之间增强的耦合使得能将更小的电压施加到控制栅极(130b)(小于12V)，同时跨隧穿层(110)和(128)产生电场，该电场强到足以在尖锐区域(104b)处触发从浮置栅极(104a)到控制栅极(130b)的FN隧穿。
此外，与常规设计相比，图2的示范性存储架构与更薄的耦合氧化物层(层128)相比提供了相对更厚的隧穿氧化物层(堆叠的层110和128)，这在擦除过程期间在浮置栅电极(104a)和控制栅极(130b)之间造成更低的电容耦合。源极区(123)和浮置栅极(104a)之间增强的耦合与浮置栅极(104a)和控制栅极(130b)之间减弱的电容耦合一起允许将较小的擦除电压施加到控制电极(130b)，同时提供增大的擦除效率。
此外，使用更厚的隧穿氧化物(层110和128)对从浮置栅极泄漏的电子提供了高能量势垒，从而提高了数据保持性能。此外，更厚的隧穿层降低了隧穿氧化物对可能因施加在隧穿层两端的高电场的重复应力而发生的缺陷和损伤的敏感性，由此提高了分裂栅极存储器件的循环能力和可靠性。
图3A到3I为横截面图，示出了根据本发明的示范性实施例制造图2的分裂栅极存储器件的方法。先参考图3A，栅极绝缘层(102)和多晶硅层(104)形成于半导体衬底层(101)上。在一个示范性实施例中，衬底层(101)是p型导电性的。可以使用常规方法形成栅极绝缘层(102)。例如，栅极绝缘层(102)可以是使用热氧化工艺生长的氧化硅层(SiO2)。在本发明的一个示范性实施例中，栅极绝缘层(102)形成为具有约70埃到约100埃范围内的厚度。
多晶硅层(104)被构图以形成浮置栅电极。可以使用公知的技术，例如CVD(化学气相淀积)形成多晶硅层(104)。在一个示范性实施例中，多晶硅层(104)形成为具有约1000埃到约2500埃范围内的厚度。
参考图3B，使用公知技术在多晶硅层(104)上形成多氧化物层(108)。例如，从图3A所示的结构开始，使用CVD在多晶硅层(104)上方形成氮化物层(106)(SiN)。使用常规方法在氮化物层(106)上方形成光致抗蚀剂图案。使用光致抗蚀剂图案作为掩模，蚀刻氮化物层(106)的暴露部分，直至多晶硅层(104)，以形成氮化物掩模(106a)。然后除去光致抗蚀剂图案，在热氧化工艺期间使用氮化物掩模图案(106)形成被氮化物掩模(106a)暴露的多晶硅层(104)的多氧化物层(108)区域。
参考图3C，除去氮化物掩模(106a)(例如，使用磷酸蚀刻)。然后执行蚀刻工艺以使用多氧化物层(108)作为蚀刻掩模有选择地蚀刻多晶硅层(104)，由此形成浮置栅极(104a)。
参考图3D，使用公知技术形成保形的(conformal)第一介质层(110)。例如，在一个示范性实施例中，第一介质层(110)是利用MTO、HTO或CVD形成的保形的氧化硅层。第一介质层(110)形成为具有约50埃到约200埃范围内的厚度。在一个优选实施例中，第一介质层(110)形成至约70埃的厚度。
其后，使用公知技术形成氮化物掩模图案(120)。例如，可以通过使用CVD淀积氮化硅层并蚀刻氮化硅以形成氮化物掩模(120)来形成掩模图案(120)。氮化物掩模(120)被用作离子注入工艺的掩模，以形成重掺杂源极区(122)、轻掺杂源极区(124)和晕区(126)。在一个示范性实施例中，该重掺杂源极区(122)是N+区域，该N+区域通过以约25～40KeV范围内的注入能量和约1×1015～5×1015的浓度注入磷P掺杂剂形成，或者通过以约2～40KeV范围内的注入能量和约2×1015～4×1015的浓度注入砷As掺杂剂形成。轻掺杂区域(124)为N-区域，该N-区域通过以约20～30KeV范围内的注入能量和约5×1012～9×1012的浓度注入砷As掺杂剂形成。此外，晕区(126)为P+区域，该P+区域通过以约30度的角度、约20～40KeV范围内的注入能量和约1×1012～9×1012的浓度倾斜注入硼B掺杂剂形成。
参考图3E，在蚀刻工艺期间使用氮化物掩模(120)作为蚀刻掩模，去除第一介质层(110)、多氧化物层(108)和栅极绝缘层(102)的暴露部分。该工艺的结果是暴露了与源极区(122)相邻的浮置栅极(104a)的侧部分并使浮置栅电极(104a)的暴露的边缘部分变钝。
参考图3F，使用磷酸除去氮化物掩模(120)。然后，使用公知技术形成保形的第二介质层(128)。例如，在一个示范性实施例中，第二介质层(128)是利用MTO、HDP、HTO或CVD形成的保形的氧化硅层。第二介质层(128)形成为具有约40埃到约100埃范围内的厚度。
参考图3G，使用公知技术保形地形成导电层(130)。导电层(130)可以由多晶硅、钨、硅化钨等形成。构图导电层(130)以形成控制和耦合栅极。具体而言，在导电层(130)上方形成光致抗蚀掩模(132)以暴露导电层(130)的期望区域。
参考图3H，执行蚀刻工艺以蚀刻导电层(130)的暴露部分，形成耦合栅极(130a)和控制栅极(130b)。其后，使用公知方法通过离子注入形成漏极区(134)。在如图3H所示的本发明的一个示范性实施例中，可以这样蚀刻导电层(130)，使得相邻单元对M1和M2之间的耦合栅极(130a)分开。
图4是根据本发明示范性实施例的分裂栅极非易失性存储器件(200)的截面示意图。示范性分裂栅极非易失性存储器件(200)类似于图2和3H的分裂栅极非易失性存储器件(100)，只是相邻单元对M1和M2之间的耦合栅极(130a)是连接的。可以使用与以上参考图3A-3G所述的相同或类似的方法制造存储器件(200)。不过，在图3G中，掩模(132)是这样形成的，使得设置在源极区(122)上方的导电层(130)在单元M1和M2之间不被蚀刻。在图3H和4的示范性实施例中，可以将耦合栅极(130a)与源极区(122)电连接或者从源极区(122)电隔离。
图5是根据本发明示范性实施例的分裂栅极非易失性存储器件(300)的截面示意图。示范性分裂栅极非易失性存储器件(300)类似于分裂栅极非易失性存储器件(100)和(200)，只是未形成图2、3H、4中的多氧化物层(108)，这使得浮置栅极(104a)的表面平坦。
尽管已经参考附图在此描述了示范性实施例，应当理解，本发明不局限于这里所述的示范性实施例，在不背离本发明的范围或精神的情况下，本领域的普通技术人员很容易构想出许多其他的改变和改进。所有这些改变和改进旨在被包括在如权利要求所界定的本发明的范围之内。
本申请要求于2005年3月7日提交的韩国专利申请No.2005-0018771的优先权，在此将其引入以做参考。

Claims (17)

1.一种分裂栅极存储单元，包括：
形成于半导体衬底中的第一和第二扩散区；
在所述第一和第二扩散区之间形成于所述半导体衬底上的浮置栅电极，其中所述浮置栅电极的第一侧与所述第一扩散区的一部分重叠；
在所述浮置栅电极的第二侧和所述第二扩散区之间形成于所述半导体衬底上的控制栅电极；
设置于所述控制栅电极和所述浮置栅电极的第二侧之间的隧穿介质层；
形成于所述半导体衬底中的所述第一扩散区上且与所述浮置栅电极的所述第一侧相邻的耦合栅电极；以及
设置于所述耦合栅电极和所述浮置栅电极的所述第一侧之间的耦合介质层，
其中所述耦合介质层的厚度小于所述隧穿介质层的厚度。
2.如权利要求1所述的存储单元，其中所述隧穿介质层具有约90埃到约300埃范围中的厚度。
3.如权利要求1所述的存储单元，其中所述耦合介质层具有约40埃到约100埃范围中的厚度。
4.如权利要求1所述的存储单元，其中所述浮置栅电极的所述第二侧形成尖端形结构。
5.如权利要求1所述的存储单元，其中所述耦合栅电极形成为与所述浮置栅电极的上表面的至少一部分重叠。
6.如权利要求1所述的存储单元，其中所述耦合栅电极连接到电源线。
7.如权利要求1所述的存储单元，其中所述第一扩散区包括重掺杂扩散区和轻掺杂扩散区。
8.如权利要求7所述的存储单元，还包括围绕所述轻掺杂扩散区的第三扩散区。
9.如权利要求1所述的存储单元，还包括形成于所述浮置栅电极的上表面和所述隧穿介质层之间的绝缘层。
10.如权利要求1所述的存储单元，其中所述隧穿介质层包括介质层的堆叠。
11.一种制造分裂栅极存储单元阵列的方法，包括：
在半导体衬底上形成浮置栅电极；
在所述浮置栅电极和所述半导体衬底上形成第一保形介质层；
在所述半导体衬底中相邻所述浮置栅电极的第一侧形成第一扩散区，其中所述第一扩散区如此形成，使得所述浮置栅电极的第一侧与所述第一扩散区重叠；
去除所述第一保形介质层设置于所述浮置栅电极的所述第一侧和所述第一扩散区上的一部分；
在所述浮置栅电极和所述半导体衬底上形成第二保形介质层；
在所述半导体衬底上的所述第二保形介质层上方形成保形导电层；以及
构图所述保形导电层，以在所述浮置栅电极的所述第一侧上形成耦合栅电极并在所述浮置栅电极的第二侧上形成控制栅电极；以及
在所述半导体衬底中相邻所述控制栅电极形成第二扩散区。
12.如权利要求11所述的方法，其中形成浮置栅电极包括：
在所述半导体衬底上形成多晶硅层；
在所述多晶硅层上形成氮化物层；
构图所述氮化物层以暴露所述多晶硅层的部分；
在所述多晶硅层的暴露部分上形成氧化物层；
使用所述氧化物层作为掩模构图所述多晶硅层。
13.如权利要求12所述的方法，其中形成所述氧化物层包括形成所述浮置栅电极，使其在其上表面的每个端部具有尖端形结构。
14.如权利要求11所述的方法，其中形成所述第一扩散区包括形成重掺杂扩散区和轻掺杂扩散区。
15.如权利要求14所述的方法，还包括形成围绕所述轻掺杂扩散区的第三扩散区。
16.如权利要求11所述的方法，其中所述第一保形介质层形成为具有约50埃到约200埃范围中的厚度。
17.如权利要求11所述的方法，其中所述第二保形介质层形成为具有约40埃到约100埃范围内的厚度。
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