CN100463189C - 非易失性存储器阵列及编程与制造方法 - Google Patents
非易失性存储器阵列及编程与制造方法 Download PDFInfo
- Publication number
- CN100463189C CN100463189C CNB2006101288435A CN200610128843A CN100463189C CN 100463189 C CN100463189 C CN 100463189C CN B2006101288435 A CNB2006101288435 A CN B2006101288435A CN 200610128843 A CN200610128843 A CN 200610128843A CN 100463189 C CN100463189 C CN 100463189C
- Authority
- CN
- China
- Prior art keywords
- source
- regions
- semiconductor substrate
- type surface
- oxide layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 150000004767 nitrides Chemical class 0.000 title claims description 3
- 239000004065 semiconductor Substances 0.000 claims abstract description 69
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 238000003860 storage Methods 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims description 29
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000000926 separation method Methods 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 21
- 230000000694 effects Effects 0.000 description 9
- 239000000377 silicon dioxide Substances 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 8
- 101001056128 Homo sapiens Mannose-binding protein C Proteins 0.000 description 7
- 102100026553 Mannose-binding protein C Human genes 0.000 description 7
- 229910021332 silicide Inorganic materials 0.000 description 7
- 101100272788 Arabidopsis thaliana BSL3 gene Proteins 0.000 description 6
- 101150011571 BSL2 gene Proteins 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 6
- 239000000428 dust Substances 0.000 description 6
- 239000002784 hot electron Substances 0.000 description 6
- 238000006396 nitration reaction Methods 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 230000005684 electric field Effects 0.000 description 5
- 238000007667 floating Methods 0.000 description 5
- IXRUDIQZLSGCRS-UHFFFAOYSA-N [Si].[O].[N].[O].[Si] Chemical compound [Si].[O].[N].[O].[Si] IXRUDIQZLSGCRS-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 101150035614 mbl-1 gene Proteins 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 101150068401 BSL1 gene Proteins 0.000 description 3
- RWIUTHWKQHRQNP-NQLNTKRDSA-N Melinamide Chemical compound CCCCC\C=C/C\C=C/CCCCCCCC(=O)NC(C)C1=CC=CC=C1 RWIUTHWKQHRQNP-NQLNTKRDSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000005611 electricity Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 101100203174 Zea mays SGS3 gene Proteins 0.000 description 2
- GWFXMCXJFOEMNQ-UHFFFAOYSA-N [O].O=[N] Chemical compound [O].O=[N] GWFXMCXJFOEMNQ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- MWUXSHHQAYIFBG-UHFFFAOYSA-N nitrogen oxide Inorganic materials O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 2
- 238000007645 offset printing Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000005381 potential energy Methods 0.000 description 2
- UBMXAAKAFOKSPA-UHFFFAOYSA-N [N].[O].[Si] Chemical compound [N].[O].[Si] UBMXAAKAFOKSPA-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000005713 exacerbation Effects 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229960003753 nitric oxide Drugs 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000011232 storage material Substances 0.000 description 1
- 238000013517 stratification Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
一种非易失性存储器阵列，包括具有主表面的半导体衬底、第一源极/漏极区域及第二源极/漏极区域。第二源极/漏极区域与第一源极/漏极区域分隔。井区域位于一部份半导体衬底中、第一源极/漏极区域与第二源极/漏极区域之间。多个存储器单元，位于井区域上的主表面上。每一存储器单元包括第一氧化层，形成于衬底的主表面之上；电荷储存层，位于相对于半导体衬底的主表面的第一氧化层之上；以及第二氧化层，位于相对于半导体衬底的主表面的电荷储存层之上。多个字线，位于相对于半导体衬底的主表面的第二氧化层之上。
Description
技术领域
本发明涉及一种非易失性存储器半导体设备及制造一种非易失性存储器半导体设备的方法，尤其是关于具有每单元二位与非门(NAND)氮化陷获存储器，及制造具有每单元二位与非门氮化陷获存储器的非易失性存储器半导体设备。
背景技术
非易失性存储器(＂NVM＂)指半导体存储器，即使将电源从含有如非易失性存储器存储器单元的设备移除时，其仍可持续地储存信息。非易失性存储器包括掩模只读存储器(掩模ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)及电可擦除可编程只读存储器(EEPROM)。非易失性存储器一般可以将数据编程、读取且/或擦除，且经编程的数据在擦除之前可以长时间储存，甚至可以长达10年。
氮化只读存储器(NROM)为电可擦除可编程只读存储器的一种类型，其使用电荷陷获以储存数据。氮化只读存储器一般由金属氧化物半导体场效应晶体管(MOSFET)所组成，金属氧化物半导体场效应晶体管具有半导体材料的ONO(氧-氮-氧化物)层于栅极及源极/漏极之间。当设备编程时，在氧-氮-氧层中的氮化层可以＂陷获＂电荷(电子)。电荷局部化为氮化材料的能力，其储存电荷而不会造成电荷明显的侧向移动通过氮化层。氮化只读存储器使用相对厚的沟道氧化层，其一般对于擦除存储器单元的时间有负面影响。氮化只读存储器可以与公知的＂浮动栅极＂存储器单元对比，其中浮动电极可导电，且电荷侧向分布于整个浮动栅极且电荷转移通过沟道氧化层。在氮化只读存储器单元中电荷陷获层的编程(即电荷注入)可以通过各种载流子注入方法，如沟道热电子注入(CHE)、源极端注入(SSI)或沟道初始二级电子(CHISEL)执行，其中所有注入电子至氮化层。执行擦除通过施加正栅极电压，其促进空穴从栅极穿隧氧-氮-氧化物顶介质层。在氮化只读存储器设备的擦除(即电荷移除)一般通过带间热空穴隧道效应(BTBHHT)而执行。然而，带间热空穴隧道效应擦除产生许多氮化只读存储器设备的可靠性问题，且造成氮化只读存储器设备的衰退，即在多次编程/擦除循环之后电荷损失。读取在正向或反向执行。局部化电荷陷获技术允许二个单独的位单元，因此产生存储器密度重叠。氮化只读存储器可以通过已知的电压施加技术，重复编程、读取、擦除且/或再次编程。
氮化只读存储器因其每单元二位操作及制作流程简单而受到瞩目。然而，氮化只读存储器存储器遭遇功能性限制，如因短沟道效应及源极/漏极崩塌(punch through)造成的尺寸缩小。一般的氮化只读存储器存储器揭示于美国专利号5,768,192(Eitan的′192号专利)，其内容在此并入参考。氮化只读存储器的源极/漏极形成一般由砷植入P井。此掺杂是重掺杂且源极/漏极结是深入的，以产生供编程的沟道热电子注入及供擦除的带间热空穴。因此，即使对虚拟接地阵列结构，氮化只读存储器存储器单元的单元尺寸约8F2-10F2，其中F为特征尺寸。重且深的源极/漏极限制氮化只读存储器单元的大小。再者，大的热电子编程电流使得千字节(kB)等级的并行编程变得困难，其将限制数据闪存的应用。
另一种一般的电可擦除可编程只读存储器为金属-氮-氧化物-半导体(MNOS)存储器单元。一般的金属-氮-氧化物-半导体存储器单元包括非常薄的绝缘材料层，如二氧化硅(SiO2)层，以从半导体设备的栅极及井区域分隔氮化硅电荷储存区域。通过施加正电压于栅极电极而迫使源极、及漏极井区域面对较低电压，而编程金属-氮-氧化物-半导体设备。通过对栅极施加较高电压，产生电场，使得在井区域及半导体的其余部分穿隧氧化层至氮化层。为了使电子可以穿隧氧化层，此氧化层必须相对薄，如20-30埃
另一种公知的电可擦除可编程只读存储器为硅-氧-氮-氧-硅化物(SONOS)存储器单元。图1说明一般公知的硅-氧-氮-氧-硅化物设备110。公知的硅-氧-氮-氧-硅化物设备110包括硅衬底111、源极114、漏极112、井区域115及第一氧化层120位于井区域115的顶上。氮化电荷储存层124提供于第一氧化层120之上，且第二氧化层130提供于氮化电荷储存层124之上。多晶硅栅极125置于氧-氮-硅堆叠120、124、130顶上。通过在氮化层124顶上提供第二氧化层130，则在编程操作期间，可以改善对于控制电荷储存或＂陷获＂于氮化层124内的能力。再者，第二氧化层124防止空穴进入下层的栅极125。使用非对称的电荷陷获的非易失性存储器单元揭示于Eitan的′192号专利。
美国专利号6,011,725(Eitan的′725号专利)的完整内容在此并入参考，其提供多种含分布编程、擦除及读取技术的公知非易失性存储器技术的详细比较。Eitan的′725号专利也揭示一种硅-氧-氮-氧-硅存储器单元的类型，可通过局部化电荷储存技术而储存两个数据位。
为了编程一般公知硅-氧-氮-氧-硅设备110的第一位，编程电压施加于漏极112及栅极125，而源极114接地。编程电压产生从源极114至漏极112，沿沟道105的长度的垂直及水平电场，且当电子沿沟道105的长度移动时，电子获得能量以＂跃迁＂底氧化层120造成的势能阻障，而至电子被＂陷获＂或储存的氮化电荷储存层124。这些产生跃迁的加速电子称为热电子。由于氮化电荷储存层124并非真正导电，电子无法扩散到整个氮化电荷储存层124，但是仍陷获于接近漏极112的局部区域。类似地，为了编程一般公知硅-氧-氮-氧-硅设备110的第二位，编程电压施加于源极114及栅极125，而漏极112接地。编程电压产生从漏极112至源极114，沿沟道105的长度的垂直及侧向电场。电场造成被吸引的电子从漏极112至源极114，且当电子沿沟道105的长度移动时，电子获得能量以＂跃迁＂底氧化层120造成的势能阻障，而至电子被＂陷获＂或储存的氮化电荷储存层124。由于氮化电荷储存层124并非真正导电，电子无法扩散到整个氮化电荷储存层124，但是仍陷获于接近源极114的局部区域。为了可以擦除存储器，编程期间必须被限制，这是因为当持续施加编程电压时，电荷陷获区域的宽度变宽且因此难以擦除。
与非门闪速存储器因其具有较小的单元尺寸及较快的编程速度及串行读取，已变成数据闪存的主要技术。然而当尺寸设计降至70nm以下时，浮动栅极型与非门遭遇功能性限制。除了其较差的耐用性之外，因相邻浮动栅极之间寄生电容的干扰效应严重恶化单元门限电压的分布。硅-氧-氮-氧-硅化物与非门闪速存储器无此技术性限制(在小于70nm的所产生的设计规定)。然而硅-氧-氮-氧-硅化物与非门闪速存储器一般具有较差的电荷保持，其妨碍硅-氧-氮-氧-硅化物与非门闪速存储器使用于高密度与非门闪速存储器。
期待的是提供一种具有每单元二位与非门氮化陷获存储器的非易失性存储器，也期待提供一种非易失性存储器，具有较硅-氧-氮-氧-硅与非门存储器较佳的数据维持性。
发明内容
大致来说，本发明包括一种非易失性存储器阵列，包括具有主表面的半导体衬底、在半导体衬底接近该主表面的一部分中的第一源极/漏极区域，以及在半导体衬底接近该主表面的一部分中的第二源极/漏极区域。第二源极/漏极区域与第一源极/漏极区域分隔。井区域位于半导体衬底中接近第一源极/漏极区域与第二源极/漏极区域之间的主表面的一部分内。多个存储器单元位于半导体衬底的主表面之上，且位于第一源极/漏极区域与第二源极/漏极区域之间的井区域之上。每一存储器单元包括第一氧化层，形成于半导体衬底的主表面之上；电荷储存层，位于相对于半导体衬底的主表面的第一氧化层之上；及第二氧化层，位于相对于半导体衬底的主表面的电荷储存层之上。第一氧化层置于主表面接近井区域的部份上。多个字线位于相对于半导体衬底的主表面的第二氧化层之上。
本发明也包括一种编程存储器阵列中非易失性存储器单元的方法，存储器阵列包括半导体衬底、第一源极/漏极区域、第二源极/漏极区域、第一源极/漏极与第二源极/漏极之间的井区域、位于半导体衬底上第一源极/漏极区域与第二源极/漏极区域之间的多个存储器单元、与多个存储器单元的对应存储器单元相关联的多个字线和位于多个字线的各个字线的任一侧上的多个电流控制线，每一存储器单元包括在井区域之上的第一氧化层、在第一氧化层之上的电荷储存层及在电荷储存层之上的第二氧化层。此方法包括：施加正字线编程电压于字线，该字线位于欲编程的各个存储器单元之上；施加参考电压于井区域；以及施加电流控制线编程电压于一电流控制线，该电流控制线紧靠在最接近第二源极/漏极侧上的欲编程的存储器单元。此方法还包括施加源极/漏极编程电压于第一源极/漏极，且连接第二源极/漏极与参考电压，源极/漏极编程电压有效产生电子穿隧，从第二源极/漏极通过井区域至电荷储存层，以编程第一位。
本发明也包括一种形成非易失性存储器阵列的方法，包括：提供半导体衬底，半导体衬底具有主表面；形成第一源极/漏极区域于半导体衬底接近主表面的一部分；以及形成第二源极/漏极区域于半导体衬底接近主表面的一部分。第一源极/漏极区域与第二源极/漏极区域分隔。井区域由半导体衬底中接近第一源极/漏极区域与第二源极/漏极区域之间的主表面的一部分所定义。第一氧化层沉积于主表面接近井区域的一部份之上。电荷储存层形成于相对于半导体衬底的主表面的第一氧化层之上。第二氧化层沉积于相对于半导体衬底的主表面的电荷储存层之上。部分第一氧化层、电荷储存层及第二氧化层被蚀刻，以形成多个各自的存储器单元于第一及第二源极/漏极区域之间。多个字线形成，每个字线连接多个存储器单元。
附图说明
前面的发明内容及实施方式将可通过附图而更清楚的了解。为了说明本发明，示出了较佳的附图实施例。然而，本发明并非限定于图中显示精确的安排及说明。
图1为在氧化层之间具有电荷储存层的公知非易失性存储器(NVM)单元的部分剖面放大图；
图2为根据本发明的较佳实施例，具有每单元二位与非门氮化陷获存储器的非易失性存储器(NVM)单元的示意图；
图3为根据本发明的较佳实施例，说明存储器读取方法的流程图；
图4为根据本发明的较佳实施例，说明存储器编程方法的流程图；
图5为根据本发明的较佳实施例，说明存储器擦除方法的流程图；
图6为图2的阵列的顶视图；
图7为图6的阵列的局部位线沿线7-7的部分剖面放大图；
图8为根据本发明的较佳实施例，说明存储器编程方法的流程图；
图9为图2的非易失性存储器的部分剖面放大图，说明编程特定单元的第一位；
图10为图2的非易失性存储器之部分剖面放大图，说明编程特定单元的第二位；
图11为图2的非易失性存储器之部分剖面放大图，说明读取特定单元的第一位；
图12为图2的非易失性存储器的部分剖面放大图，说明读取特定单元的第二位；以及
图13为图2的非易失性存储器的部分剖面放大图，说明擦除特定单元的第一位及第二位。
图号说明
110 硅-氧-氮-氧-硅化物存储器单元
111 硅衬底 114源极
112 漏极 115井区域
120 第一氧化层 124 氮化电荷储存层
125 多晶硅栅极 130 第二氧化层
105 沟道 202 半导体衬底
205 井区域 212 第二源极/漏极
214 第一源极/漏极 220 第一氧化层
224 氮化电荷储存层 230 第二氧化层
245 介质间隙壁 266 存储器单元
251、252 接触窗 202a 主表面
200 非易失性存储器与非门氮化陷获存储器半导体阵列
LBL1、LBL2、LBL3、LBL4 局部位线
BSL1、BSL2、BSL3、BSL4 区块选择线
WLA、WLB、WLC 字线
CCLA、CCLB、CCLC、CCLn 电流控制线
MBLA、MBL2 金属位线
具体实施方式
下列说明书中所使用的特定用词仅为便利之用而非限定。字＂右＂、＂左＂、＂较低＂及＂较高＂表示图中参考设备的方向。字＂向内＂及＂向外＂分别表示朝向或远离说明及标示部分的物件的几何中心。这些用词包括上述特定的字、其衍生及相似涵义的字。再者，使用于权利要求及其对应的说明书中的字＂一＂，表示＂至少一＂。
一(1)微米(μm)为10,000埃
或1000纳米(nm)。
如在此使用的，涉及导电性会限于所说明的实施例。然而，本领域的技术人员知道的是可在p型导电性可以与n型导电性间切换，且设备仍是功能性正确(即第一或第二导电性类型)。因此，在此所使用涉及n或p也可以n及p或p及n取代表示。
再者，n+及p+分别表示重掺杂的n及p区域；n++及p++分别表示非常重掺杂的n及p区域；n-及p-分别表示淡掺杂的n及p区域；n--及p--分别表示非常淡掺杂的n及p区域。然而，此相对掺杂的用词不应视为限制。
详细参考附图，其中所有图中相似的设备符号代表类似设备。图2及图7到图13为根据本发明的较佳实施例，显示非易失性存储器(NVM)与非门氮化陷获存储器半导体阵列200，其包括有二位-位A及位B的存储器单元266。
具体来说，图2显示非易失性存储器阵列200的示意图，非易失性存储器阵列200包括与非门氮化陷获存储器单元266。每一存储器单元266配置为储存二位-位A及位B。非易失性存储器阵列200包括多个局部位线LBL1、LBL2、LBL3、LBL4、多个区块选择线BSL1、BSL2、BSL3、BSL4、多个字线WLA、WLB、WLC、多个电流控制线CCLA、CCLB、CCLC、CCLn及多个金属位线MBLA、MBL2。每个字线WLA-WLC通过介质间隙壁245(图6—7)而与每个电流控制线CCLA-CCLn分隔。
字线WLA-WLC较佳由掺杂或未掺杂的多晶硅所形成，且厚度介于500-1500埃之间。电流控制线CCLA-CCLn较佳由掺杂或未掺杂的多晶硅所形成，且厚度介于500-1500埃之间。
图6为一部份的非易失性存储器阵列200的顶视图。图7为图6的阵列的局部位线中，沿线7-7的局部放大剖面图。如图7所揭示的最佳表示，非易失性存储器阵列200包括半导体衬底202、第一源极/漏极214、第二源极/漏极212及井区域205。此半导体衬底202较佳为未掺杂或掺杂的硅，但是半导体衬底202可以是其他半导体材料，并不会因此脱离本发明的实施例。每个存储器单元266包括在井区域205顶上的第一氧化层220、在第一氧化层220之上的氮化电荷储存层224、及在氮化电荷储存层224之上的第二氧化层230。代表的字线WLA-WLC位于每一存储器单元的氧-氮-氧化物(ONO)堆叠220、224230顶上。第二氧化层230使氮化电荷储存层224与下层的字线WLA-WLC绝缘。金属位线MBLA、MBL2分别透过接触窗251、252而分别连接源极/漏极212、源极/漏极214。在储存电荷于第一位-位A及第二位-位B的氮化电荷储存层224内的一般区域，分别以设备代号-位A、位B遮盖显示。可以了解的是由储存于氮化储存层224中电荷所围绕的区域形状可能或可能不会精确地按几何描述。可以了解的是在图7中，第一及最终电流控制线CCLn覆盖第一及第二源极漏极区域214、212，以确保第一及第二源极漏极区域214、212与反向的局部位线LBL1-LBL4连接。
区块选择线BSL1-BSL4可以用于切换第一源极/漏极214及第二源极漏极212的偏压。电流控制线CCLA-CCLn控制编程电流且也协助包括第一及第二源极/漏极214、212的反转。
介电层245较佳由氧化硅(SiOx)所形成，且厚度介于70-150埃。第一氧化层较佳由氧化硅(SiOx)所形成，且厚度介于30-60埃。举例来说，第一氧化层220可能由二氧化硅(SiO2)及其类似者所形成。氮化电荷储存层224可能由氮化硅(Si3N4)及其类似者所形成，其他一般的非导电电荷储存材料当然可以用于电荷储存层224。第二氧化层较佳由氧化硅(SiOx)所形成，且厚度介于40-80埃。举例来说，第二氧化层230可能由二氧化硅(SiO2)及其类似者所形成。
可以了解的是根据本发明的二位存储器单元266可以是对称的，因此，词＂源极及漏极＂可能与公知的一位设备混淆。对于每一存储器单元266的第一位-位A，在编程及读取作业期间，源极/漏极214作为漏极端，而源极/漏极212作为源极端。类似地，对于每一存储器单元266的第二位-位B，在编程及读取作业期间，源极/漏极212作为漏极端，而源极/漏极214作为源极端。因此，可以了解的是在第二位-位B中源极及漏极端212、214为第一位-位A中源极及漏极端212、214的反转。
为了在第一时间编程多个存储器单元，需要负富勒一诺得汉(FN)重设，以增加整个存储器单元266的Vt。图8显示执行负栅极电压FN注入重设的步骤。
参考图4及图9至图10，将描述供编程存储器单元266的二位-位A、位B。编程的方法为LC源极端注入(SSI)方法。
为了编程第一位A，施加相对高的正偏压于字线WLA，且控制线CCLA以相对微弱开启。举例来说，约8-12伏特直流电(DC)的编程电压可能施加于字线WLA，且约0.7-2伏特直流电可能施加于CCLA。其他字线WLB-WLC及电流控制线CCLB-CCLn为完全开启。举例来说，可能施加约10-15伏特直流电于其他字线WLB-WLC，可能施加约6-9伏特直流电于电流控制线CCLB-CCLn。区块选择线BSL2及区块选择线BSL3开启。漏极编程电压施加于金属位线MBL1，因此至源极/漏极区域214，漏极编程电压可能在约4-6伏特直流电的范围内。源极编程电压施加于金属位线MBL2，因此至源极/漏极区域212。p井205接地(即约0伏特直流电)。源极编程电压约接地或约0伏特直流电。因此，在此配置中，源极/漏极区域212作为供编程的源极，源极/漏极区域214作为供编程的漏极。图9为概略显示形成在源极/漏极区域212及字线WLA下方的存储器单元266之间的通过沟道。在氮化电荷储存区域224之内接近源极/漏极区域212的区域，变成热电子被陷获的注入点，由此定义编程第一位-位A。
类似地，为了编程第二位B，施加相对高的正偏压于字线WLA，且控制线CCLB相对微弱开启。举例来说，约8-12伏特直流电(DC)的编程电压可能施加于字线WLA，且约0.7-2伏特直流电可能施加于CCLB。其他字线WLB及WLC及电流控制线CCLA、CCLC-CCLn为完全开启。举例来说，可能施加约10-15伏特直流电于其他字线WLB及WLC，可能施加约6-9伏特直流电于电流控制线CCLA、CCLC-CCLn。区块选择线BSL2及区块选择线BSL3开启。漏极编程电压施加于金属位线MBL2，因此至源极/漏极区域212，漏极编程电压可能在约4-6伏特直流电的范围内。源极编程电压施加于金属位线MBL1，因此至源极/漏极区域214。p井205接地(即约0伏特直流电)。源极编程电压约接地或约0伏特直流电。因此，在此配置中，源极/漏极区域214作为供编程的源极，源极/漏极区域212作为供编程的漏极。图10为概略显示形成在源极/漏极区域214及字线WLA下方的存储器单元266之间的通过沟道。在氮化电荷储存区域224内接近源极/漏极区域214的区域，变成热电子被陷获的注入点，由此定义编程第二位-位B。
参考图3及图11至图12，将描述供读取存储器单元266的二位-位A、位B。
为了读取第一位A，将编程电压及擦除电压Vt之间的读取偏压电压施加于字线WLA。举例来说，读取电压可能介于约1-5伏特直流电之间，其他字线WLB-WLC及电流控制线CCLA-CCLn为完全开启。举例来说，可能施加约10-15伏特直流电于其他字线WLB-WLC，可能施加约6-9伏特直流电于电流控制线CCLA-CCLn。区块选择线BSL2及区块选择线BSL3开启。源极电压施加于金属位线MBL2，因此至源极/漏极区域212，源极读取电压可能约接地或约0伏特直流电。漏极读取电压施加于金属位线MBL1，因此至源极/漏极区域214。p井205接地(即约0伏特直流电)。之后检测到沟道205中的电流。若第一位-位A被编程(即逻辑0)，则在沟道205中的电流会非常低，若第一位-位A未被编程(即逻辑1)，则在沟道205中的电流会很高。通过将源极/漏极区域212与参考或接地连接，且将源极/漏极区域214与正电压连接，则漏极引发能障衰退(DIBL)效应克服电场能障，该电池能障是如果位B编程，由电子注入建立的。
同样地，为了读取第二位B，将编程电压及擦除电压Vt之间的读取偏压电压施加于字线WLA。举例来说，读取电压可能介于约1-5伏特直流电之间，其他字线WLB-WLC及电流控制线CCLA-CCLn为完全开启。举例来说，可能施加约10-15伏特直流电于其他字线WLB-WLC，可能施加约6-9伏特直流电于电流控制线CCLA-CCLn。区块选择线BSL2及区块选择线BSL3开启。源极电压施加于金属位线MBL1，因此至源极/漏极区域214，源极读取电压可能约接地或约0伏特直流电。漏极读取电压施加于金属位线MBL2，因此至源极/漏极区域212。p井205接地(即约0伏特直流电)。之后检测到沟道205中的电流。若第二位-位B被编程(即逻辑0)，则在沟道205中的电流会非常低，若第二位-位B未被编程(即逻辑1)，则在沟道205中的电流将会很高。通过将源极/漏极区域214与参考或接地连接，且将源极/漏极区域212与正电压连接，则漏极引发能障衰退(DIBL)效应可以避免第二位效应发生。
参考图5及图13，将描述供擦除存储器单元266的二位-位A、位B。
为了擦除存储器单元266的第一及第二位-位A、位B，负擦除电压施加于所有字线及电流控制线CCLA-CCLn。p井205接地或施以负擦除电压。举例来说，若将介于-10至-15伏特直流电的电压施加于字线WLA-WLC，则将约5-10伏特直流电的电压施加p井205。但是，若将介于-15至-20伏特直流电的电压施加于字线WLA-WLC，则p井205接地。此最终结果为在p井205与-15至-20伏特直流电的字线间的有负电位差。所有的BSL1至BSL4是开启的。
本发明也包括一种形成非挥发存储器阵列200的方法。参考图7，此方法包括提供半导体衬底202，包括主表面202a。第一源极/漏极区域214形成于一部份的半导体衬底202接近主表面202a中，第二源极/漏极区域212形成于一部份的半导体衬底202接近主表面202a中。第一源极/漏极区域214与第二源极/漏极区域212分隔。第一氧化层220位于此衬底202之主表面202a接近井区域205。电荷储存层224相对于半导体衬底202的主表面202a而形成于第一氧化层220之上。第二氧化层230相对于半导体衬底202的主表面202a而位于电荷储存层224之上。部分第一氧化层220、电荷储存层224及第二氧化层230被蚀刻，以形成多个独立的存储器单元266于第一及第二源极/漏极区域214、212之间。掩模(未显示)可能使用于执行此蚀刻。形成多个字线WLA-WLC，且每个字线与一组多个存储器单元266连接。多个控制线CCLA-CCLn形成于多个字线WLA-WLC的每一侧边。绝缘体245围绕多个字线WLA-WLC及多个控制线CCLA-CCLn。
非易失性存储器阵列200可以是N沟道设备，通过如掺杂且/或植入制造第一及第二源极/漏极区域214、212两n型区域，且留下p型区域的井区域205于半导体衬底202中。非易失性存储器阵列200也可以是P沟道设备，通过如掺杂且/或植入制造第一及第二源极/漏极区域214、212两p型区域，且留下n型区域的井区域205于半导体衬底202中。槽(未清楚显示)可能形成于半导体衬底202中供预期的第一及第二源极/漏极区域214、212，且之后视衬底202的材料而定，将n型或p型材料，如重掺杂的n型或p型多晶硅及类似者重新填入槽中。
各个层220、224、230及线WLA-WLC、CCLA-CCLn、BSL1-BSL4、LBL1-LBL4可以公知技术中的任一种方式形成。举例来说，各种层220、224、230可以长成或沉积，沉积可能是化学气相沉积(CVD)、物理气相沉积(PVD)、蒸镀、溅镀等。图案可能通过光平板印刷或光掩模(＂掩模＂)技术而形成于半导体衬底的表面。回蚀各种层220、224、230及线WLA-WLC、CCLA-CCLn、BSL1-BSL4、LBL1-LBL4可能通过机械蚀刻或化学蚀刻和/或化学机械蚀刻(CMP)等。多晶硅层可能沉积于其上，且用CMP研磨。执行另一个光平板印刷或光掩模及蚀刻步骤，以产生位线BSL1-BSL4及控制线CCLA-CCLn。执行氧化物填充或沉积步骤以隔离各个位线BSL1-BSL4及控制线CCLA-CCLn。接触271、272之后通过蚀刻及金属化而形成。再者，公知的掺杂、热处理、扩散、蚀刻、层化、槽、研磨等可能使用于非易失性存储器阵列200的制造，而不脱离本发明范围。
根据本发明的优选实施例的与非门氮化陷获存储器阵列容易缩小尺寸，至少一部份是因为场感反转源极/漏极引起的，其用于取代植入埋藏扩散源极/漏极，以改善短沟道效应及贯穿。栅极控制低电流源极端热电子注入编程方法用于较佳实施例中，以降低编程电流及增加编程速度。负栅极电压FN擦除方法用于较佳实施例中，以增加擦除速度及改善数据保持能力。
依上述，可以看出本发明涉及具有每单元二位与非门氮化陷获存储器的非易失性存储器半导体设备及制造具有每单元二位与非门氮化陷获存储器的非易失性存储器半导体设备的方法。可以为本领域的技术人员所了解的是可以不脱离广义的本发明内容而将前述的实施例予以变化。因此，可以了解的是本发明并非限于前述的特定实施例，而是涵盖权利要求所界定的本发明的精神及范围内的修改。
Claims (13)
1.一种非易失性存储器阵列，包括：
半导体衬底，具有主表面；
第一源极/漏极区域，位于该半导体衬底接近该主表面的一部分中；
第二源极/漏极区域，位于该半导体衬底接近该主表面的一部分中，且该第一源极/漏极区域与该第二源极/漏极区域分隔；
井区域，位于接近该第一源极/漏极区域与该第二源极/漏极区域之间该主表面的该半导体衬底的一部分中；
多个存储器单元，位于该井区域上方的该半导体衬底的该主表面之上，且位于该第一源极/漏极区域与相邻于该第一源极/漏极区域的该第二源极/漏极区域之间，每一该存储器单元包括：
第一氧化层，形成于该半导体衬底的该主表面之上，该第一氧化层置于该主表面接近该井区域的一部分之上；
电荷储存层，相对于该半导体衬底的该主表面的，位于该第一氧化层之上；
第二氧化层，相对于该半导体衬底的该主表面的，位于该电荷储存层之上；以及
多个字线，相对于该半导体衬底的该主表面的每个该字线位于该第二氧化层之上。
2.如权利要求1所述的非易失性存储器阵列，其中每个该电荷储存层由氮化物材料所形成。
3.如权利要求2所述的非易失性存储器阵列，其中每个该电荷储存层由氮化硅所形成。
4.如权利要求1所述的非易失性存储器阵列，其中该多个字线由未掺杂的多晶硅、掺杂的多晶硅及金属中的一种所形成。
5.如权利要求1所述的非易失性存储器阵列，还包括：
多个电流控制线，位于该多个字线的每一侧。
6.一种编程存储器阵列中非易失性存储器单元的方法，该存储器阵列包括半导体衬底、第一源极/漏极区域、第二源极/漏极区域、位于该第一源极/漏极区域与该第二源极/漏极区域之间的井区域、位于该半导体衬底之上该第一源极/漏极区域与该第二源极/漏极区域之间的多个存储器单元、与该多个存储器单元的独立的存储器单元连接的多个字线、位于多个字线的邻近的一对之间的多个电流控制线，每一该存储器单元包括位于该井区域之上的第一氧化层、位于该第一氧化层之上的电荷储存层及位于该电荷储存层之上的第二氧化层，该方法包括：
施加正字线编程电压于该字线，该字线位于欲编程的对应的存储器单元之上；
施加参考电压于该井区域；
施加电流控制线编程电压于电流控制线，该电流控制线紧靠最接近该第二源极/漏极区域的一侧上待被编程的该存储器单元；以及
施加源极/漏极编程电压于该第一源极/漏极区域，且连接该第二源极/漏极区域与该参考电压，该源极/漏极编程电压足以引发从该第二源极/漏极区域通过该井区域至该电荷储存层的电子穿隧，以编程第一位。
7.如权利要求6所述的方法，还包括：
施加该电流控制线编程电压于电流控制线，该电流控制线最接近欲编程的该存储器单元的该第一源极/漏极区域的一侧；以及
施加该源极/漏极编程电压于该第二源极/漏极，且连接该第一源极/漏极与该参考电压，该源极/漏极编程电压有效产生电子穿隧，从该第一源极/漏极通过该井区域至该电荷储存层，以编程第二位。
8.如权利要求6所述的方法，其中该正字线编程电压介于8-12伏特直流电之间。
9.如权利要求6所述的方法，其中该源极/漏极编程电压介于4-6伏特直流电之间。
10.如权利要求6所述的方法，其中该电流控制线编程电压介于0.7-2伏特直流电之间。
11.一种形成非易失性存储器阵列的方法，包括：
提供半导体衬底，该半导体衬底具有主表面；
形成第一源极/漏极区域于该半导体衬底接近该主表面的部分中；
形成第二源极/漏极区域，在该半导体衬底接近该主表面的部分中，且该第一源极/漏极区域与该第二源极/漏极区域分隔，井区域由该半导体衬底中接近该第一源极/漏极区域与该第二源极/漏极区域之间的该主表面一部分所定义；
沉积第一氧化层于该半导体衬底的该主表面之上，该第一氧化层置于该主表面接近该井区域的一部分之上；
形成电荷储存层于相对于该半导体衬底的该主表面的该第一氧化层之上；
沉积第二氧化层于相对于该半导体衬底的该主表面的该电荷储存层之上；
蚀刻部分该第一氧化层、该电荷储存层及该第二氧化层，以形成多个独立的存储器单元于该第一源极/漏极区域与相邻于该第一源极/漏极区域的第二源极/漏极区域之间；以及
形成多个字线，每个该字线连接该多个存储器单元中的一子组。
12.如权利要求11所述的方法，还包括：
形成多个电流控制线于该多个字线的每一侧。
13.如权利要求12所述的方法，还包括：
沉积绝缘体，围绕该多个字线及该多个电流控制线。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/234,498 US7388252B2 (en) | 2005-09-23 | 2005-09-23 | Two-bits per cell not-and-gate (NAND) nitride trap memory |
| US11/234,498 | 2005-09-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1937228A CN1937228A (zh) | 2007-03-28 |
| CN100463189C true CN100463189C (zh) | 2009-02-18 |
Family
ID=37910956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006101288435A Active CN100463189C (zh) | 2005-09-23 | 2006-08-30 | 非易失性存储器阵列及编程与制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US7388252B2 (zh) |
| CN (1) | CN100463189C (zh) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7388252B2 (en) * | 2005-09-23 | 2008-06-17 | Macronix International Co., Ltd. | Two-bits per cell not-and-gate (NAND) nitride trap memory |
| US7512013B2 (en) * | 2006-06-21 | 2009-03-31 | Macronix International Co., Ltd | Memory structures for expanding a second bit operation window |
| US20070296023A1 (en) * | 2006-06-21 | 2007-12-27 | Macronix International Co., Ltd. | Charge Monitoring Devices and Methods for Semiconductor Manufacturing |
| US7471568B2 (en) * | 2006-06-21 | 2008-12-30 | Macronix International Co., Ltd. | Multi-level cell memory structures with enlarged second bit operation window |
| US7684252B2 (en) * | 2006-06-21 | 2010-03-23 | Macronix International Co., Ltd. | Method and structure for operating memory devices on fringes of control gate |
| JP2008085196A (ja) * | 2006-09-28 | 2008-04-10 | Oki Electric Ind Co Ltd | 半導体不揮発性メモリ、データ書き込み方法、半導体不揮発性メモリの製造方法、及びデータ書き込みプログラム |
| US7521321B2 (en) * | 2007-01-08 | 2009-04-21 | Macronix International Co., Ltd. | Method of fabricating a non-volatile semiconductor memory device |
| US7682905B2 (en) * | 2007-05-09 | 2010-03-23 | Spansion Llc | Self aligned narrow storage elements for advanced memory device |
| US8885407B1 (en) | 2010-01-19 | 2014-11-11 | Perumal Ratnam | Vertical memory cells and methods, architectures and devices for the same |
| CN102812552B (zh) * | 2010-03-15 | 2015-11-25 | 美光科技公司 | 半导体存储器装置及用于对半导体存储器装置进行偏置的方法 |
| US9312017B2 (en) | 2014-01-15 | 2016-04-12 | Apple Inc. | Storage in charge-trap memory structures using additional electrically-charged regions |
| US11348640B1 (en) * | 2021-04-05 | 2022-05-31 | Micron Technology, Inc. | Charge screening structure for spike current suppression in a memory array |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5168334A (en) * | 1987-07-31 | 1992-12-01 | Texas Instruments, Incorporated | Non-volatile semiconductor memory |
| US6011725A (en) * | 1997-08-01 | 2000-01-04 | Saifun Semiconductors, Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| US6799256B2 (en) * | 2002-04-12 | 2004-09-28 | Advanced Micro Devices, Inc. | System and method for multi-bit flash reads using dual dynamic references |
| US6868014B1 (en) * | 2003-05-06 | 2005-03-15 | Advanced Micro Devices, Inc. | Memory device with reduced operating voltage having dielectric stack |
Family Cites Families (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5448517A (en) | 1987-06-29 | 1995-09-05 | Kabushiki Kaisha Toshiba | Electrically programmable nonvolatile semiconductor memory device with NAND cell structure |
| US5270969A (en) | 1987-06-29 | 1993-12-14 | Kabushiki Kaisha Toshiba | Electrically programmable nonvolatile semiconductor memory device with nand cell structure |
| JP2685770B2 (ja) | 1987-12-28 | 1997-12-03 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US5644533A (en) | 1992-11-02 | 1997-07-01 | Nvx Corporation | Flash memory system, and methods of constructing and utilizing same |
| DE4422791C2 (de) | 1993-06-29 | 2001-11-29 | Toshiba Kawasaki Kk | Halbleitervorrichtungen mit einem eine Inversionsschicht in einem Oberflächenbereich eines Halbleitersubstrats induzierenden leitenden Film |
| JP3512833B2 (ja) | 1993-09-17 | 2004-03-31 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US5387534A (en) | 1994-05-05 | 1995-02-07 | Micron Semiconductor, Inc. | Method of forming an array of non-volatile sonos memory cells and array of non-violatile sonos memory cells |
| US5768192A (en) | 1996-07-23 | 1998-06-16 | Saifun Semiconductors, Ltd. | Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping |
| US6181597B1 (en) * | 1999-02-04 | 2001-01-30 | Tower Semiconductor Ltd. | EEPROM array using 2-bit non-volatile memory cells with serial read operations |
| US6388293B1 (en) * | 1999-10-12 | 2002-05-14 | Halo Lsi Design & Device Technology, Inc. | Nonvolatile memory cell, operating method of the same and nonvolatile memory array |
| US6255166B1 (en) * | 1999-08-05 | 2001-07-03 | Aalo Lsi Design & Device Technology, Inc. | Nonvolatile memory cell, method of programming the same and nonvolatile memory array |
| US6172907B1 (en) | 1999-10-22 | 2001-01-09 | Cypress Semiconductor Corporation | Silicon-oxide-nitride-oxide-semiconductor (SONOS) type memory cell and method for retaining data in the same |
| US6512263B1 (en) * | 2000-09-22 | 2003-01-28 | Sandisk Corporation | Non-volatile memory cell array having discontinuous source and drain diffusions contacted by continuous bit line conductors and methods of forming |
| TW469601B (en) * | 2000-12-08 | 2001-12-21 | Ememory Technology Inc | Dual bit trench type gate non-volatile flash memory cell structure and the operating method thereof |
| ATE389937T1 (de) * | 2000-12-15 | 2008-04-15 | Halo Lsi Design & Device Tech | Schnelles programmier- und programmierverifikationsverfahren |
| JP2002368144A (ja) | 2001-06-13 | 2002-12-20 | Hitachi Ltd | 不揮発性半導体記憶装置およびその製造方法 |
| DE60222504T2 (de) * | 2001-07-06 | 2008-06-19 | Halo Lsi Design And Device Technology Inc. | Verfahren zur Herstellung von selbstjustierenden L-förmigen Seitenwand-Abstandsstücken |
| EP1274095A3 (en) * | 2001-07-06 | 2005-05-25 | Halo Lsi Design and Device Technology Inc. | Twin MONOS cell array metal bitline organization and single cell operation |
| US6925007B2 (en) * | 2001-10-31 | 2005-08-02 | Sandisk Corporation | Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements |
| JP2003152117A (ja) * | 2001-11-19 | 2003-05-23 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP3738838B2 (ja) * | 2002-02-13 | 2006-01-25 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| DE60226571D1 (de) * | 2002-02-20 | 2008-06-26 | St Microelectronics Srl | Elektrisch programmierbare nichtflüchtige Speicherzelle |
| US6657894B2 (en) | 2002-03-29 | 2003-12-02 | Macronix International Co., Ltd, | Apparatus and method for programming virtual ground nonvolatile memory cell array without disturbing adjacent cells |
| US6690601B2 (en) | 2002-03-29 | 2004-02-10 | Macronix International Co., Ltd. | Nonvolatile semiconductor memory cell with electron-trapping erase state and methods for operating the same |
| US6624024B1 (en) * | 2002-08-29 | 2003-09-23 | Micron Technology, Inc. | Method and apparatus for a flash memory device comprising a source local interconnect |
| US7382659B2 (en) * | 2002-10-15 | 2008-06-03 | Halo Lsi, Inc. | Twin insulator charge storage device operation and its fabrication method |
| US7057940B2 (en) * | 2003-08-19 | 2006-06-06 | Powerchip Semiconductor Corp. | Flash memory cell, flash memory cell array and manufacturing method thereof |
| US7050330B2 (en) * | 2003-12-16 | 2006-05-23 | Micron Technology, Inc. | Multi-state NROM device |
| US7123518B2 (en) * | 2004-11-22 | 2006-10-17 | United Microelectronics Crop. | Memory device |
| US7158420B2 (en) * | 2005-04-29 | 2007-01-02 | Macronix International Co., Ltd. | Inversion bit line, charge trapping non-volatile memory and method of operating same |
| US7388252B2 (en) * | 2005-09-23 | 2008-06-17 | Macronix International Co., Ltd. | Two-bits per cell not-and-gate (NAND) nitride trap memory |
-
2005
- 2005-09-23 US US11/234,498 patent/US7388252B2/en not_active Expired - Fee Related
-
2006
- 2006-08-30 CN CNB2006101288435A patent/CN100463189C/zh active Active
-
2008
- 2008-05-19 US US12/123,302 patent/US7675787B2/en active Active
- 2008-06-13 US US12/139,429 patent/US8063428B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5168334A (en) * | 1987-07-31 | 1992-12-01 | Texas Instruments, Incorporated | Non-volatile semiconductor memory |
| US6011725A (en) * | 1997-08-01 | 2000-01-04 | Saifun Semiconductors, Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| US6799256B2 (en) * | 2002-04-12 | 2004-09-28 | Advanced Micro Devices, Inc. | System and method for multi-bit flash reads using dual dynamic references |
| US6868014B1 (en) * | 2003-05-06 | 2005-03-15 | Advanced Micro Devices, Inc. | Memory device with reduced operating voltage having dielectric stack |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070081387A1 (en) | 2007-04-12 |
| US8063428B2 (en) | 2011-11-22 |
| US7388252B2 (en) | 2008-06-17 |
| US7675787B2 (en) | 2010-03-09 |
| US20080246074A1 (en) | 2008-10-09 |
| US20080259691A1 (en) | 2008-10-23 |
| CN1937228A (zh) | 2007-03-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100463189C (zh) | 非易失性存储器阵列及编程与制造方法 | |
| JP4834897B2 (ja) | 不揮発性半導体記憶装置およびその動作方法 | |
| JP4923318B2 (ja) | 不揮発性半導体記憶装置およびその動作方法 | |
| JP4899241B2 (ja) | 不揮発性半導体記憶装置およびその動作方法 | |
| US8164135B2 (en) | Non-diffusion junction split-gate nonvolatile memory cells and arrays, methods of programming, erasing, and reading thereof, and methods of manufacture | |
| US6844584B2 (en) | Memory cell, memory cell configuration and fabrication method | |
| CN100552978C (zh) | 分裂栅极存储单元及制造其阵列的方法 | |
| US7619270B2 (en) | Electronic device including discontinuous storage elements | |
| US7638835B2 (en) | Double density NROM with nitride strips (DDNS) | |
| US7642594B2 (en) | Electronic device including gate lines, bit lines, or a combination thereof | |
| US6873006B2 (en) | Semiconductor memory array of floating gate memory cells with burried floating gate and pointed channel region | |
| US7211487B2 (en) | Process for forming an electronic device including discontinuous storage elements | |
| CN105895636A (zh) | 电荷俘获非易失性存储器件及其制造方法和操作方法 | |
| CN101221987A (zh) | 具有多晶硅多层绝缘结构的非易失性存储单元 | |
| JP4547749B2 (ja) | 不揮発性半導体記憶装置 | |
| US5943572A (en) | Electrically writable and erasable read-only memory cell arrangement and method for its production | |
| KR100253778B1 (ko) | 불휘발성 반도체 메모리장치 및 그 제조방법 | |
| CN100454576C (zh) | 半导体元件及其制造方法与记忆体元件及其操作方法 | |
| US20080173923A1 (en) | Electronic device including trenches and discontinuous storage elements and processes of forming and using the same | |
| US7642158B2 (en) | Semiconductor memory device and method of production | |
| US20080042191A1 (en) | Non-volatile memory device and method of fabricating the same | |
| US20080080249A1 (en) | Non-volatile memory, fabricating method and operating method thereof | |
| JP5068053B2 (ja) | 不揮発性半導体記憶装置およびその動作方法 | |
| US11721731B2 (en) | Nonvolatile memory having multiple narrow tips at floating gate | |
| JP5684966B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |