CN1607669A - 双浮栅结构的非易失性半导体存储器器件及其制造方法 - Google Patents

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Abstract

一种非易失性半导体存储器器件，包括：包含多个存储单元的存储单元阵列，每个存储单元通过具有一条位线的接触点和具有一条字线的接触点来限定，每个存储单元形成在衬底上，并且每个存储单元包括：在该存储单元之内设置的两个浮栅；以及在该两个浮栅之间插入的一个有源区。本发明的半导体存储器器件包括具有设置在有源区的相对侧面上的浮栅的非平坦有源区。控制栅与该浮栅和该有源区的一部分重叠。本发明还涉及存储器器件的制造方法。

Description

双浮栅结构的非易失性半导体存储器器件及其制造方法
技术领域
本发明涉及一种半导体存储器器件及其制造方法。更具体地，本发明涉及一种非平坦的分离栅极型的非易失性半导体存储器器件及其制造方法。
背景技术
近年来，人们已经强烈地依赖于电可擦除可编程只读存储器(EEPROM)或快闪存储器器件。目前广泛采用的快闪存储器可以被电擦除且可编程，并且即使中断电源也能保留数据。
在非易失性半导体存储器器件中，存储单元彼此平行地连接到位线。如果存储单元晶体管的阈值电压低于施加到非选择存储单元的控制栅的电压(通常，0V)，那么电流就在源区和漏区之间流动，而与选择存储单元是否导通或关断无关。结果，所有的存储单元就好像它们正处于连续导通状态而被读出。因此，就必须严格控制非易失性存储器器件中的阈值电压，但这是非常困难的。此外，存储单元的高速编程必然需要产生足够的沟道热载流子，且它的高速擦除需要产生足够的Fowler-Nordheim(F-N)隧道电流。为了产生足够的沟道热载流子或足够的F-N隧道电流，高电压是不可或缺的。
为了解决这些问题，已经提出了分离栅极型非易失性半导体存储器器件(例如，公开在美国专利No.5045488中)。在这些传统分离栅极型非易失性半导体存储器器件中，在相同平面上串联连接通过浮栅形成的沟道区和通过控制栅形成的另一个沟道区。
同样，随着半导体存储器器件的集成度的提高，半导体器件的不同结构和制造工艺(例如，美国专利No.6329685中所公开的)已经被提出以便使例如源区、漏区、控制栅和浮栅的元件之间的对准误差最小化。
同时，在当前的场效应晶体管(FET)技术中，器件按比例缩小，由此获得高效率并由此提高操作速度。由于FET的沟道长度已经按比例缩小到100nm或更低的水平，因此，按比例充分缩短FET的栅极长度是非常困难的。然而，传统的分离栅极型非易失性存储器器件具有平面沟道结构。在这种平面FET中，可以按照晶体管的比例缩放栅极长度。然而，当源区和漏区之间的距离降低时，却难于充分地缩放隧道氧化层。
因此，不利的耦合就会在沟道区和源区或漏区之间产生。这就降低了用于导通并截断半导体器件的栅极的可控性，并导致了短沟道效应(SCE)和漏区感应势垒降低。因此，在传统的平面非易失性半导体存储器器件中，不能按比例来适当地控制短沟道效应。
分离栅极型快闪存储器器件具有一个浮栅，该浮栅与控制栅分离并与外界电隔离。利用存储单元中的电流电平的变化、通过将电子注入到浮栅中(即，编程)并从浮栅发射电子(即，擦除)就能够进行数据存储。利用沟道热电子注入(CHEI)来将电子注入到浮栅，而利用浮栅和控制栅之间的绝缘层、通过F-N隧道机理来进行从浮栅发射电子。目前，人们正试图通过在邻接控制栅的浮栅的边缘部分形成尖端来提高擦除效率。然而，在传统的非易失性半导体存储器器件中，可形成尖端处的浮栅的拐角数量太少，以至难以改善擦除效率。
发明内容
本发明提供一种非易失性半导体存储器器件。在一个实例性实施例中，构成该器件，以使短沟道效应(SCE)的控制简便从而改善缩放效应。例如，在本实施例中，有源区是一种非平坦的硅结构，其具有在该有源区的相对侧面上设置的浮栅。在另一个实例性实施例中，构成该器件，以致增加了可形成尖端处的浮栅的拐角(corners)的数量。例如，在本实施例中，控制栅与每个浮栅的至少三个拐角重叠。
应当清楚，本发明还提供一种具有双浮栅沟道的非平坦的完全耗尽模式的非易失性半导体存储器器件。即使源区和漏区之间的距离由于缩放而降低，本发明的器件也通过增加沟道和浮栅之间的耦合来简化对栅极的控制，同时减少该沟道和该源区或该漏区之间的不利耦合。
本发明还提供一种非易失性半导体存储器器件的制造方法。该方法的至少一个实施例提高了缩放效应并通过增加每个单元的有效沟道宽度来改善单元的电流特性。
附图说明
通过下面参照附图详细描述的本发明的实例性实施例，本发明的上述和其它特征和优点将会变得更加明显，其中：
图1是根据本发明的一实施例的非易失性半导体存储器器件的透视图；
图2是图1中所示的非易失性半导体存储器器件的放大的存储单元的透视图；
图3是图1中所示的非易失性半导体存储器的布图；
图4A至16A是沿图3的线4A-4A’切割的剖面图，说明了图1中所示的非易失性半导体存储器器件的制造方法的工艺步骤；
图4B至15B分别是图4A至15A的平面图；
图4C至15C分别是图4B至15B的局部剖面图；
图8D至14D和14E分别是图8B至14B的局部剖面图；以及
图16B是图16A的局部剖面图。
具体实施方式
现在，将参照附图更加全面地说明本发明，在附图中示出了本发明的实例性实施例。然而，可按照不同的形式来实施本发明，并且在此提出的实施例不应当构成为限制本发明。当然，提供这些实施例以致本公开全面并完整，并将使本领域普通技术人员全面地理解本发明的范围。在附图中，为了清楚，放大了各层和各区的尺寸或厚度。
图1说明根据本发明的一个实施例的非易失性半导体存储器器件的透视图。特别地，图1说明了4位存储单元，其中一位存储单元由附图标记“A”表示的部分组成。
如图1中所示，在绝缘体上硅(SOI)衬底上设置的埋置氧化层(BOX)10之上形成本发明的非易失性半导体存储器器件。SOI衬底由衬底形成，该衬底通过例如注入氧隔离(SIMOX)形成，并且BOX10具有例如大约1000-1500的厚度。本发明的非易失性半导体存储器器件包括有源区，每个有源区包括硅岛20，通过构图SOI衬底的SOI层来获得硅岛20。硅岛20具有大约500的厚度，并在BOX10上按大致正方形剖面条形在x方向上延伸。硅岛20具有平行于SOI衬底(即，BOX 10)的主表面延伸的顶表面和垂直于SOI衬底(即，BOX10)的主表面延伸的两个侧壁。
沟道区22形成在硅岛20之内并在x方向上延伸。邻接沟道区22，源极线30形成在硅岛20之内设置的源区24上并且垂直于硅岛20的纵向方向(即，x方向)延伸(即，在y方向延伸)。同样地，在x方向上延伸的位线连接到邻接沟道区22设置的漏区26上。例如，如果存储单元是NMOS器件，那么硅岛20就用p型杂质离子掺杂，并且源区24和漏区26就用高浓度n型杂质离子掺杂。
邻接硅岛20的沟道区22设置一对浮栅，即其间具有硅岛20、彼此面对的第一浮栅42和第二浮栅44。在沟道区22和第一浮栅42之间插入第一耦合栅极绝缘层52，并且在沟道区22和第二浮栅44之间插入第二耦合栅极绝缘层54。第一浮栅42与第二浮栅44电隔离。
字线60覆盖邻接第一浮栅42或第二浮栅44的沟道区22，并在y方向上延伸。在第一浮栅42和字线60之间插入第一多晶硅间(interpoly)隧道绝缘层56a，并且在第二浮栅44和字线60之间插入第二多晶硅间隧道绝缘层56b。同样地，在沟道区22和字线60之间插入绝缘层58。就是说，字线60包括面对其间具有绝缘层58的沟道区22的一部分。仅仅通过连接到漏区26的单一位线和单一字线之间的接触点来限定单一存储单元，即部分A。
如图1中所示，本发明的非易失性半导体存储器器件包括多个存储单元，每个存储单元包括一对浮栅，即第一浮栅42和第二浮栅44。因此，当电压施加到字线60和源区24时，就会在邻接第一和第二耦合栅极绝缘层52和54的沟道区22中、沿垂直于SOI衬底的主表面的沟道区22的两个侧壁形成一对沟道。就是说，提供了一种非平坦结构，其中垂直于SOI衬底的顶表面形成两个沟道。
图2是一个存储单元，即图1的部分“A”的放大透视图，示出了沟道区22、第一浮栅42、第二浮栅44和字线60。
如图2中所示，字线60可被形成为环绕包围沟道区22的第一浮栅42的拐角42a、42b、42c和42d以及第二浮栅44的拐角(corners)44a、44b、44c和44d。第一浮栅42和第二浮栅44具有分别与字线60重叠的第一重叠部分42s和第二重叠部分44s。
为了易于理解，尽管图2中所示的第一浮栅42和第二浮栅44每个都具有四个拐角，由第一重叠部分42s和第二重叠部分44s处的字线60包围该四个拐角，但本发明并不限于此。在本发明中，第一浮栅42和第二浮栅44每个浮栅至少有三个拐角被第一重叠部分42s和第二重叠部分44s处的字线60所包围。
字线60包括凹陷表面60a和60b，其分别对于字线60凹陷，以包围第一重叠部分42s和第二重叠部分44s。在字线60和第一重叠部分42s之间插入第一多晶硅间隧道绝缘层(interpoly tunneling insulating layers)56a，以便包围第一浮栅42的拐角(corners)42a、42b、42c和42d，并且在字线60和第二重叠部分44s之间插入第二多晶硅间隧道绝缘层56b，以便包围第二浮栅44的拐角44a、44b、44c和44d。同样地，在沟道区22之上的第一重叠部分42s和第二重叠部分44s之间形成绝缘层58。
如上所述，对于单一存储单元，本发明的非易失性存储器器件包括两个浮栅和由字线60形成的控制栅。因此，提供了一种在单一存储单元中具有双浮栅的分离栅极型非易失性半导体存储器器件。
典型地，形成沟道处的体硅的厚度应当是体硅的大约1/3栅极长度，以形成完全耗尽模式的晶体管的技术已经被报道(IEDM，Tech.Digest，2001年，第621-624页，R.Chau等人)。本发明的非易失性半导体存储器器件具有双浮栅结构，其中单一存储单元包括两个浮栅。因此，考虑到由第一和第二浮栅42和44每一个都控制的硅岛20的厚度，由SOI层形成的硅岛20的顶表面的宽度Ls可以设置为第一和第二浮栅42和44中每一个的大约2/3的x方向的长度Lfg。
图3是图1中所示的非易失性半导体存储器器件的布图。
参照图3，附图标记20A表示由硅岛20限定的有源区，32表示在有源区20A中形成的源区24和源极线30之间的接触，以及72表示在有源区20A中形成的漏区26和位线70之间的接触。在图3中，部分B表示对应于图1中的部分A的单一存储单元。
本发明的非易失性半导体存储器器件包括多个岛形有源区20A，其形成在衬底上设置的BOX10之上，并且每个岛形有源区包括两个存储单元。该两个存储单元具有在一个有源区20A中的一个公共的源区24，即一条源极线30。
字线60连接到一系列的存储单元，其分别包括在字线60的纵向方向上、即在y方向上、在沟道区22之中设置的一系列沟道区22，沟道区22分别形成在多个有源区20A中。同样地，一系列源区24通过源极线30彼此进行连接，源区24形成在一系列有源区20A之内，有源区20A设置在字线60的纵向方向上即设置在y方向上。
第一浮栅42和第二浮栅44每个都由掺杂的多晶硅或金属形成。同样地，字线60和源极线30每个都由掺杂的多晶硅或金属形成，并且它们中的至少一个包括金属硅化物层。例如，金属硅化物层可以由硅化钴、硅化镍、硅化钛、硅化铪、硅化铂或硅化钨形成。
此后，将详细地描述本发明的非易失性半导体存储器器件的操作。
首先，利用CHEI方法，进行存储单元的编程。例如，当存储单元处于UV擦除的初始状态时，如果将高压施加到存储单元的字线60并且通过源极线30将高压施加到源区24，那么由于施加到字线60的阈值电压Vth，就会在硅岛20的两个侧壁上形成两个电子沟道，其分别面对第一和第二浮栅42和44。因此，在漏区26中产生的电子就通过两个沟道流入源区24。同时，产生沟道热载流子，从而允许热电子通过第一和第二耦合栅极绝缘层52和54流入到第一和第二浮栅42和44中。因此，就对第一和第二浮栅42和44充以负电荷。
在编程之后，第一和第二浮栅42和44每个都被充电以感生负电压。因此，在面对第一和第二浮栅42和44的硅岛20的两个侧壁之上分别形成的各沟道就具有提高了的阈值电压Vth，该阈值电压Vth不同于擦除状态下的电压。
利用F-N隧道来进行存储单元的擦除，其包含在第一和第二浮栅42和44与由字线60组成的控制栅之间的第一和第二多晶硅间隧道绝缘层56a和56b。为了擦除数据，将高压施加到字线60，并且将低压施加到源区24。然后，由于第一浮栅42的拐角42a、42b、42c和42d和第二浮栅44的拐角44a、44b、44c和44d，因此就在包围字线60的第一和第二浮栅42和44的重叠部分42s和44s的部分处，即邻接凹陷表面60a和60b的部分处感生一个强电场。集中在第一和第二浮栅42和44的拐角42a、42b、42c、42d、44a、44b、44c和44d处的强电场足以能够使存储在第一和第二浮栅42和44中的电子隧穿进入字线60。
如果通过擦除操作，电子从第一和第二浮栅42和44中发射出并流入字线60中，那么第一和第二浮栅42和44就处于初始状态、即UV擦除的状态。然后，在面对第一和第二浮栅42和44的沟道区22的两个侧壁之上形成的各沟道就具有比当完成编程时的阈值电压更低的阈值电压，从而在读取操作期间就允许相对大的电流流动。
如上所述，本发明的非易失性半导体存储器器件是一种非平坦的分离栅极型器件，其形成在SOI衬底上，并且每个存储单元包括与有源区的两个侧壁，即硅岛20相邻的两个浮栅42和44。因此，浮栅42和44中的每一个都具有至少三个邻接字线60处电场能够集中的拐角，在该拐角中。就是说，浮栅42和44的总共六个拐角或更多拐角与字线60相邻。因此，F-N隧道区的数量就增加。
同样地，在包含第一浮栅42和第二浮栅44的每个双浮栅存储单元中，有源区20的两个侧壁都作为沟道，从而增加了布图中的每个单元的有效沟道宽度。结果，存储单元中就能够维持大电流。
图4A、4B和4C至16A和16B说明了图1中所示的非易失性半导体存储器器件的制造方法的工艺步骤。特别地，图4A至16A是沿图3的线4A-4A’切割的剖面图，并且图4B至15B分别是图4A至15A的平面图。图4C至15C分别是图4B至15B的局部剖面图，并且图8D至14D和14E分别是图8B至14B的局部剖面图。同样地，图16B是图16A的局部剖面图。
参照图4A和4B，制备依次叠置有硅衬底100、BOX 102和SOI层的SOI衬底。例如，可以通过SIMOX工艺来形成SOI衬底。例如，BOX 102具有大约1000-1500的厚度，并且SOI层具有大约500的厚度。在SOI层上形成掩模图形110以限定有源区。掩模图形110由依次叠置的氧化层112、氮化层114和另一氧化层116形成。氧化层112、氮化层114和氧化层116分别具有200、300和200的厚度。利用掩模图形110作为蚀刻掩模各向异性蚀刻SOI层，以形成硅岛104。硅岛104按照基本上为正方形剖面的条形形状、在第一方向上即在图1中所示的x方向上延伸。
如图4C，即沿图4B的线4C-4C’切割的剖面图中所示，硅岛104具有顶表面104t和两个侧壁104s，该顶表面104t平行于BOX 102的主表面延伸，该两个侧壁104s垂直于BOX 102的主表面自BOX 102延伸。
参照图5A、5B和5C，即沿图5B的线5C-5C’切割的剖面图，硅岛104的暴露的两个侧壁104s被具有大约70厚度的第一氧化层118覆盖。此后，第一氧化层118的一部分将构成耦合栅极绝缘层。可以利用热氧化、化学气相淀积(CVD)或它们的组合来形成第一氧化层118。
此后，进行沟道离子注入，以便用第一导电类型的杂质离子例如p型杂质离子来掺杂硅岛104。
参照图6A、6B和6C，即沿图6B的线6C-6C’切割的剖面图，在BOX 102上形成厚度大约为400的覆盖导电层，以覆盖掩模图形110和第一氧化层118。然后，利用掩模图形110和BOX 102作为蚀刻停止层各向异性蚀刻覆盖导电层，形成第一导电层120。第一导电层120面对第一氧化层118上的硅岛104的侧壁104s，并且以间隔侧壁的形状包围硅岛104。在本发明中，描述了各向异性蚀刻覆盖导电层以形成第一导电层120，但本发明并不限于此。尽管在附图未示出，但是可以利用其它方法例如通过利用光刻工艺和化学机械抛光(CMP)处理覆盖导电层来形成第一导电层120。在此情况下，形成第一导电层120以具有四个拐角的正方形剖面的形状，而不是图6A中所示的具有三个拐角(和第四个圆形拐角)的形状。
第一导电层120可以由掺杂的多晶硅或金属形成。为了利用掺杂的多晶硅来形成第一导电层120，可以首先淀积未掺杂的多晶硅，然后用杂质离子掺杂，或者可以淀积已经掺杂的多晶硅层。
参照图7A、7B和7C，即沿图7B的线7C-7C’切割的剖面图，在BOX 102上形成厚度大约为1000的氮化硅层，以覆盖形成有第一导电层120的获得结构。此后，利用光刻工艺构图氮化硅层，以至在硅岛104的中心部分处，即将形成两个浮栅和一个源区的区域处暴露第一导电层120。因此，形成第一保护绝缘图形132，以保护第一导电层120的一部分。
参照图8A和8B，在形成有第一保护绝缘图形132的获得结构的整个表面上形成厚度大约为1000的氧化硅层。此后，再次各向异性蚀刻氧化硅层，以便在第一保护绝缘图形132的侧壁上以间隔的形状形成第二保护绝缘图形134。在各向异性蚀刻氧化硅层以形成第二保护绝缘图形134的同时，蚀刻构成掩模图形110的最高部分的氧化层116。这就暴露了第一区域104A中的掩模图形110的氮化层114，在第一区域104A的由硅岛104形成的有源区之内将形成源区。第二保护绝缘图形134覆盖并保护第一导电层120的一部分，该部分处将形成浮栅。同样地，在两个相邻的第二保护绝缘图形134之间暴露包围硅岛104的第一导电层120。
图8C和8D分别是沿图8B的线8C-8C’和8D-8D’切割的剖面图。
参照图9A和9B，通过利用第一保护绝缘图形132和第二保护绝缘图形134作为蚀刻掩模，选择性去除覆盖第一区域104A中的硅岛104的侧壁的第一导电层120的一部分。结果，邻接第一导电层120上的第一区域104A处就形成了第一暴露侧壁120a，并且在第一区域104A中暴露覆盖硅岛104的侧壁的第一氧化层118。
此后，去除在第一区域104A中的在硅岛104上暴露的氮化层114，以便暴露第一区域104A中的掩模图形110的氧化层112。然后，通过热氧化，氧化在第一导电层120上设置的第一暴露侧壁120a。在获得结构上通过CVD形成第二氧化层，然后再次各向异性蚀刻第二氧化层。这样形成了第一绝缘间隔142，以覆盖在第一导电层120上设置的第一暴露侧壁120a。可以选择省略用于氧化第一暴露侧壁120a的热氧化。伴随着绝缘间隔142的形成，形成间隔144以便覆盖第一区域104A中的硅岛104的两个侧壁。去除在第一区域104A中的硅岛104上设置的氧化层112，以暴露硅岛104的顶表面。此后，将在硅岛104的暴露顶表面上形成源接触。如果必要的话，可以进一步进行第二氧化层的蚀刻，以暴露硅岛104的两个侧壁，以致在第一区域104A中甚至去除了覆盖硅岛104的两个侧壁的间隔144。
图9C和9D分别是沿图9B的线9C-9C’和9D-9D’切割的剖面图。
参照图10A和10B，将杂质离子注入到获得结构的整个表面中，以便在硅岛104的第一区域104A中形成源区146。为了形成源区146，高浓度地注入与第一导电类型相反的第二导电类型的杂质离子例如n型杂质离子。对于源区146，按照比用于沟道离子注入的杂质离子的浓度更高的浓度，注入杂质离子。
图10C和10D分别是沿图10B的线10C-10C’和10D-10D’切割的剖面图。
参照图11A和11B，在形成源区146处的获得结构的整个表面上淀积导电材料。因此，形成厚度大约为3000的第二导电层，以完全填充第一区域104A中的两个相邻第二保护绝缘图形134之间的空间。然后，利用CMP平坦化第二导电层，以形成连接到源区146的源极线150。源极线150在垂直于第一方向的第二方向上，即在y方向上延伸。
在进行CMP处理之后，与源极线150相邻的第一保护绝缘图形132和第二保护绝缘图形134就具有轻微减少了的高度。源极线150与源区146形成欧姆接触。用于形成源极线150的第二导电层可以由掺杂的多晶硅或金属形成。为了利用掺杂的多晶硅来形成源极线150，可以淀积未掺杂的多晶硅层、然后用杂质离子进行掺杂，或者可以淀积已经掺杂的多晶硅层。
图11C和11D分别是沿图11B的线11C-11C’和11D-11D’切割的剖面图。
参照图12A和12B，热氧化源极线150的顶表面，以形成具有厚度大约为100的热氧化层152。然后，通过利用热氧化层152和第二保护绝缘图形134作为蚀刻掩模，湿法蚀刻或干法蚀刻并去除由氮化硅层形成的第一保护绝缘图形132。结果，在硅岛104的第二区域104B中并在第一导电层120和BOX 102的一部分中，暴露覆盖硅岛104的顶表面的掩模图形110的氧化层116。
图12C和12D分别是沿图12B的线12C-12C’和12D-12D’切割的剖面图。
参照图13A和13B，利用在硅衬底100上暴露的氧化层，即热氧化层152、第二保护绝缘图形134、氧化层116、第一氧化层118和BOX 102作为硬掩模，通过干法或湿法蚀刻工艺，选择地去除覆盖硅岛104的第二区域104B的第一导电层120的一部分。结果，在第二保护绝缘图形134之下就形成了由第一导电层120的保留部分形成的第一浮栅122和第二浮栅124。第一浮栅122和第二浮栅124彼此面对，其间设置硅岛104。通过去除暴露的第一导电层120，就在邻接保留的第一导电层120即第一和第二浮栅122和124的第二区域104B处，形成第二暴露侧壁120b。第二保护绝缘图形134保护第一导电层120的一部分，这部分与除了第一区域104A和第二区域104B之外的硅岛104仍然相邻。
图13C和13D分别是沿图13B的线13C-13C’和13D-13D’切割的剖面图。
参照图14A和14B，湿法蚀刻并去除热氧化层152和掩模图形110的氧化层116，以暴露掩模图形110的氮化层114。随后，湿法蚀刻并去除暴露的氮化层114，以暴露掩模图形110的氧化层112。此后，湿法蚀刻并去除掩模图形110的氧化层112，以暴露第二区域104B中的硅岛104的顶表面。
在去除掉热氧化层152和氧化层116和112之后，第二保护绝缘图形134就具有减少的高度和宽度。因此，如图14B中的虚线所示，在与第二保护绝缘图形134相邻处按照预定宽度暴露用第二保护绝缘图形134覆盖的第一和第二浮栅122和124的顶表面的一部分。就是说，当第二区域104B中暴露硅岛104的顶表面时，就暴露了第一和第二浮栅122和124的顶表面120c和第二暴露侧壁120b的拐角。
通过利用热氧化或CVD工艺，在硅岛104的暴露顶表面、第一导电层120的第二暴露侧壁120b和暴露顶表面120c上，形成第三氧化层160。结果，在硅岛104上形成绝缘层162，并且在第一导电层120的第二暴露侧壁120b和暴露顶表面120c上形成第二绝缘间隔164a和164b，该第一导电层120构成第一和第二浮栅122和124。绝缘层162和绝缘间隔164a和164b由第三氧化层160形成。可以利用热氧化、CVD工艺或它们的组合来形成厚度大约为160-170的第三氧化层160。
在本发明中，同时形成绝缘层162和第二绝缘间隔164a和164b。形成第二绝缘间隔164a和164b，以分别覆盖第一浮栅122和第二浮栅124的拐角。同样地，第二绝缘间隔164a和164b起到第一浮栅122和此后将形成的字线之间以及第二浮栅124和字线之间的第一多晶硅间隧道绝缘层164a和第二多晶硅间隧道绝缘层164b的作用。在本发明中，采用相同附图标记表示第二绝缘间隔以及第一和第二多晶硅间隧道绝缘层。
这里，描述了不仅在第一导电层120的第二暴露侧壁120b上而且在它的暴露表面120c上形成第二绝缘间隔164a和164b，但本发明并不限于此。就是说，通过改变第二保护绝缘图形134的宽度，就可能控制暴露的顶表面120c的面积，并且不用暴露第一导电层120的顶表面，也能够只在第二暴露侧壁120b上形成第二绝缘间隔。优选地，如参照图2所述，为了用字线60来包围第一和第二浮栅122和124的拐角，就减少了第二保护绝缘图形134的宽度，以至暴露第一导电层120的顶表面的一部分。
图14C和14D分别是沿图14B的线14C-14C’和14D-14D’切割的剖面图，以及图14E是沿图14B的线14E-14E’切割的剖面图。
参照图15A和15B，利用CVD，淀积厚度大约为2000的导电材料制成的覆盖物淀积，以覆盖第二保护绝缘图形134的侧壁和顶表面。因此，形成了第三导电层。然后，各向异性蚀刻第三导电层，直到暴露在硅岛104上设置的第三氧化层160为止，由此就在第二保护绝缘图形134的侧壁上形成字线170。字线170平行于源极线150，即在图1的y方向上延伸。第三导电层可以由掺杂的多晶硅或金属形成。为了利用掺杂的多晶硅来形成第三导电层，可以淀积未掺杂的多晶硅层、然后进行掺杂，或者可以淀积已经掺杂的多晶硅层。
图15C是沿图15B的线15C-15C’切割的剖面图。在图15C中，第一浮栅122的三个拐角被字线170包围且通过第一多晶硅间隧道绝缘层164a与字线170隔离，并且第二浮栅124的三个拐角被字线170包围且通过第二多晶硅间隧道绝缘层164b与字线170隔离。尽管图15C中只示出了第一浮栅122和它的外围区域，但第二浮栅124具有与图15C中所示的第一浮栅122相同的结构。
参照图16A，在形成有字线170的获得结构的整个表面上淀积氮化硅层，并且回蚀刻以形成覆盖字线170的氮化物间隔172。在用于形成氮化物间隔172的回蚀刻期间，由于过蚀刻，因而去除了覆盖硅岛104的顶表面的第三氧化层160。因此，就邻接氮化物间隔172暴露硅岛104的顶表面。此后，通过典型的离子注入工艺，将杂质离子注入到硅岛104的暴露顶表面，以便在硅岛104中形成漏区148。为了形成漏区148，以高浓度注入与第一导电类型相反的第二导电类型的杂质离子、例如n型杂质离子。按照比用于沟道离子注入的杂质离子的浓度更高的浓度，将杂质离子注入到漏区148中。
通过利用典型的自对准硅化物(salicide)工艺、CVD工艺或PVD工艺，在源极线150、字线170和漏区148上形成金属硅化物层159、179和149。金属硅化物层159、179和149可以降低薄层电阻和每一接触处的接触电阻。例如，如果源极线150和字线170由掺杂的多晶硅形成，为了形成金属硅化物层159、179和149，通过在形成有漏区148处的获得结构的整个表面上进行溅射，淀积金属层，然后，进行初次的热处理，以形成第一相的金属硅化物层。随后，通过湿法蚀刻工艺，选择性去除未反应的金属层，然后，进行二次热处理，以形成第二相的金属硅化物层，与第一相的金属硅化物层相比，在电阻和相方面，该第二相的金属硅化物层会更加稳定。例如，金属硅化物层159、179和149可以由硅化钴、硅化镍、硅化钛、硅化铪、硅化铂或硅化钨形成。
在形成有金属硅化物层159、179和149处的获得结构的整个表面上，淀积绝缘材料，以形成层间电介质(ILD)180。通过光刻工艺蚀刻ILD 180的一部分，以形成接触孔，该接触孔暴露每个存储单元的漏区148。此后，在ILD 180之上形成足够厚度的第四导电层，足以填充接触孔，然后通过光刻工艺构图该第四导电层，以形成位线190。第四导电层可以由掺杂的多晶硅或金属形成。为了利用掺杂的多晶硅来形成第四导电层，可以首先淀积未掺杂的多晶硅层、然后进行掺杂，或者可以淀积已经掺杂的多晶硅层。
图16B是沿图16A的线16B-16B’切割的局部剖面图。
如图16B中所示，在本发明的非易失性半导体存储器器件中，第一浮栅和第二浮栅彼此面对，其间设置有硅岛104，并且第一和第二浮栅彼此电绝缘。分别在硅岛104的沟道区和第一浮栅122之间以及在硅岛104的沟道区和第二浮栅124之间插入第一耦合栅极绝缘层和第二耦合栅极绝缘层，其每一层由第二氧化层118形成。字线170邻接第一浮栅122和第二浮栅124延伸。在第一浮栅122和字线170之间插入第一多晶硅间隧道绝缘层164a，并且在第二浮栅124和字线170之间插入第二多晶硅间隧道绝缘层164b。
当电压施加到字线170和源区146时，沿垂直于SOI衬底的主表面的硅岛104的两个侧壁处并邻接第一耦合栅极绝缘层和第二耦合栅极绝缘层处(其每一层由第一氧化层118形成)形成两个沟道200。就是说，提供一种非平坦的非易失性半导体存储器器件，其中垂直于SOI衬底的主表面处形成两个沟道200。
本发明的非易失性半导体存储器器件是一种在SOI衬底上设置的非平坦分离栅极型的器件。每个存储单元包括两个浮栅，该两个浮栅彼此面对，其间设置有源区即硅岛。因此，每个浮栅具有至少三个拐角，其与控制栅相邻且其上电场集中。换句话说，由于每个存储单元包括与控制栅相邻的浮栅的总共六个拐角或更多拐角，因此增加了电场集中处的浮栅的面积。
同样地，本发明的器件包括双浮栅结构。有源区的两个侧壁起到沟道的作用，以致垂直于衬底的主表面形成沟道。与传统器件相比，这就提高了集成度。同样地，由于在给定的布图中可以增加每个存储单元的有效沟道宽度，因此就可以在存储单元中维持大电流。
此外，本发明的器件具有完全耗尽模式的SOI结构，因此改善了亚阈值特性。提供了一种含有双浮栅的非平坦结构，以致容易地控制栅极，以抑制SCE并改善了漏感应势垒下降(DIBL)。结果，就可以增强存储器件的比例效应。SOI结构允许器件之间的完全隔离，并获得优良的抗辐射，由此降低软误差。
虽然已经参考本发明的优选实施例部分地示出并描述了本发明，本领域普通技术人员应当理解，在不脱离本发明的以下权利要求限定的精神和范围的情况下，可以在形式和细节上进行各种变化。

Claims (56)

1、一种非易失性半导体存储器器件，包括：
包含多个存储单元的存储单元阵列，每个存储单元通过位线的接触点和字线的接触点来限定，每个存储单元形成在衬底上，并且每个存储单元包括：
在该存储单元之内设置的两个浮栅；以及
在该两个浮栅之间插入的有源区。
2、根据权利要求1的器件，其中该两个浮栅彼此电绝缘。
3、根据权利要求1的器件，其中该有源区设置为形成两个沟道，该两个沟道分别邻接该两个浮栅设置。
4、根据权利要求3的器件，其中沿垂直于该衬底的上表面的该有源区的侧表面形成该两个沟道。
5、根据权利要求1的器件，其中该有源区在该衬底上延伸并具有正方形剖面的条形形状。
6、根据权利要求5的器件，其中该有源区沿第一方向在该衬底之上延伸，并且该字线沿垂直于该第一方向的第二方向延伸。
7、根据权利要求1的器件，其中至少每个浮栅的顶表面被该字线覆盖。
8、根据权利要求7的器件，其中每个浮栅的该顶表面和一个侧表面被该字线覆盖，以致每个浮栅的至少三个拐角的一部分被该字线覆盖。
9、根据权利要求1的器件，还包括：
源极线，其在平行于该字线的每个存储单元的该有源区之上延伸。
10、根据权利要求9的器件，其中至少两个存储单元共享一条相同的源极线。
11、根据权利要求1的器件，其中该有源区由绝缘层上的硅形成。
12、一种非易失性半导体存储器，包括：
有源区，形成在衬底之上；
第一浮栅，设置在该有源区的第一侧壁上；
第一耦合栅极绝缘层，插入在该第一浮栅和该有源区的该第一侧壁之间；
第二浮栅，设置在该有源区的第二侧壁上，该第二侧壁与该第一侧壁相对；
第二耦合栅极绝缘层，插入在该第二浮栅和该有源区的该第二侧壁之间；
绝缘层，形成在该有源区和字线之间；以及
源区和漏区，形成在该有源区中。
13、根据权利要求12的器件，其中该有源区沿第一方向在该衬底之上延伸，并且该字线沿垂直于该第一方向的第二方向延伸。
14、根据权利要求12的器件，其中当电压施加到该字线和该源区时，该有源区的该第一侧壁和第二侧壁提供各沟道。
15、根据权利要求14的器件，其中邻接该第一耦合栅极绝缘层设置一个沟道，并且邻接该第二耦合栅极绝缘层设置另一个沟道。
16、根据权利要求12的器件，其中
该第一浮栅具有该字线与该第一浮栅的一个侧面和顶表面重叠处的第一重叠部分，从而在该第一浮栅的至少三个拐角处进行重叠；以及
该第二浮栅具有该字线与该第二浮栅的一个侧面和顶表面重叠处的第二重叠部分，从而在该第二浮栅的至少三个拐角处进行重叠。
17、根据权利要求16的器件，还包括：
第一多晶硅间隧道绝缘层，设置在该字线和该第一重叠部分之间以便在该第一浮栅的至少三个拐角处进行重叠；以及
第二多晶硅间隧道绝缘层，设置在该字线和该第二重叠部分之间以便与该第二浮栅的至少三个拐角处进行重叠。
18、根据权利要求16的器件，其中在该字线和该有源区之间设置的该绝缘层位于在该第一重叠部分和该第二重叠部分之间的该有源区上。
19、根据权利要求12的器件，其中该有源区由硅岛形成。
20、一种非易失性半导体存储器，包括：
多个硅岛，形成在衬底之上；
多个第一浮栅，每个第一浮栅对应于多个硅岛之一并设置在该对应的硅岛的第一侧壁上；
第一耦合栅极绝缘层，每个第一耦合栅极绝缘层设置在对应的第一浮栅和该对应的硅岛之间；
多个第二浮栅，每个第二浮栅对应于多个硅岛之一并设置在该对应的硅岛的第二侧壁上，该第二侧壁与该第一侧壁相对；
第二耦合栅极绝缘层，每个第二耦合栅极绝缘层设置在对应的第二浮栅和该对应的硅岛之间；以及
至少一条字线，设置在该硅岛之上并覆盖该多个第一浮栅的一部分和该多个第二浮栅的一部分。
21、根据权利要求20的器件，还包括：
绝缘层，设置在该字线和每个硅岛之间。
22、根据权利要求20的器件，其中
每个硅岛包含一个源区和至少一个漏区。
23、根据权利要求22的器件，还包括：
源极线，设置在该硅岛之上、平行于该字线，该源极线电连接到每个硅岛中的该源区。
24、根据权利要求23的器件，其中该字线和该源极线每个都包含金属硅化物层。
25、根据权利要求20的器件，其中在绝缘衬底上形成该硅岛。
26、一种非易失性半导体存储器器件，包括：
第一导电类型的有源区，该有源区沿第一方向在衬底之上设置的第一绝缘层上延伸，该有源区具有正方形剖面的条形形状，该有源区包含一个源区和至少一个漏区，源区和漏区各具有与第一导电类型相反的第二导电类型，并且该有源区包含一个沟道区，该沟道区用于提供在该源区和该漏区之间的垂直于该衬底的上表面的沟道；
第一浮栅和第二浮栅，设置在该第一绝缘层上且第一浮栅和第二浮栅彼此面对，该有源区设置于第一浮栅和第二浮栅之间；
第一耦合栅极绝缘层，插入在该有源区和该第一浮栅之间；
第二耦合栅极绝缘层，插入在该有源区和该第二浮栅之间；以及
第一字线，设置在该有源区的一部分之上，其间具有第二绝缘层。
27、根据权利要求26的器件，还包括：
位线，连接到该漏区并垂直于该字线的纵向方向延伸；并且
该第一浮栅和该第二浮栅限定出一个存储单元，其与该位线只具有一个接触点且与该字线只具有一个接触点。
28、根据权利要求27的器件，其中所述沟道是两个沟道，当电压施加到该字线和该源区时，该两个沟道具有垂直于该衬底的该上表面、沿该沟道区的两个侧壁而形成的表面。
29、根据权利要求28的器件，其中两个沟道分别邻接该第一耦合栅极绝缘层和该第二耦合栅极绝缘层设置。
30、根据权利要求26的器件，其中该字线沿垂直于该第一方向的第二方向延伸。
31、根据权利要求26的器件，其中
该第一浮栅包含面对该字线的第一重叠部分，并且该第二浮栅包含面对该字线的第二重叠部分；并且
该字线具有多个凹陷表面，以包围该第一重叠部分和该第二重叠部分。
32、根据权利要求31的器件，其中该字线包围该第一浮栅的至少三个拐角和该第二浮栅的至少三个拐角。
33、根据权利要求31的器件，还包括：
第一多晶硅间隧道绝缘层，设置在该字线和该第一重叠部分之间以包围该第一浮栅的至少三个拐角；以及
第二多晶硅间隧道绝缘层，设置在该字线和该第二重叠部分之间以包围该第二浮栅的至少三个拐角。
34、根据权利要求31的器件，其中第二绝缘层设置在该第一重叠部分和该第二重叠部分之间的该沟道区上。
35、根据权利要求26的器件，其中
该源区、该漏区、该第一浮栅和该第二浮栅限定出相对于该有源区的存储单元；并且
在该衬底上设置多个有源区，每个有源区包含第一和第二存储单元。
36、根据权利要求35的器件，其中每个有源区的第一和第二存储单元具有公共的源区。
37、根据权利要求35的器件，其中在多个有源区之上设置该第一字线和第二字线，该第一字线连接到每个有源区的该第一存储单元，并且该第二字线连接到每个有源区的该第二存储单元。
38、根据权利要求35的器件，其中
沿该字线的纵向方向排列该多个有源区，并且
在该有源区中分别设置的源区通过平行于该字线延伸的源极线彼此连接。
39、根据权利要求38的器件，其中该字线和该源极线中的至少一个包含金属硅化物层。
40、根据权利要求26的器件，其中
该第一绝缘层由埋置氧化层形成，在绝缘衬底上的硅中形成该埋置氧化层；并且
该有源区由硅形成。
41、根据权利要求40的器件，其中
该第一浮栅和该第二浮栅每一个都具有在该第一方向上延伸的浮栅长度；并且
该有源区的上表面具有2/3该浮栅长度的宽度。
42、一种非易失性半导体存储器器件，包括：
多个第一存储单元，该多个第一存储单元的每一个包括，
半导体层，在形成在衬底上的第一绝缘层之上沿第一方向延伸，该半导体层包含源区和第一漏区，并且该半导体层提供该源区和该第一漏区之间的沟道区；
邻接该沟道区的第一侧壁设置的第一浮栅；
邻接该沟道区的第二侧壁设置的第二浮栅，该第二侧壁与该第一侧壁相对；以及
至少部分形成在该第一和第二浮栅之上的控制栅。
43、根据权利要求42的器件，其中该半导体层上设置该沟道区中的该源区和漏区之间的多个沟道。
44、根据权利要求43的器件，其中对于每个第一存储单元，
该第一和第二侧壁垂直于该第一绝缘层；并且
该半导体层的上表面平行于该第一绝缘层；以及
该沟道区上设置第一沟道和第二沟道，分别邻接该第一浮栅和该第二浮栅设置该第一沟道和该第二沟道，并且该第一沟道和该第二沟道平行于该第一和第二侧壁。
45、根据权利要求44的器件，其中对于第一存储单元，
该第一浮栅和该第二浮栅每个都具有在该第一方向上延伸的浮栅长度；并且
该半导体层的该上表面具有2/3该浮栅长度的宽度。
46、根据权利要求44的器件，还包括：
第一耦合栅极绝缘层和第二耦合栅极绝缘层，它们分别设置在邻接该第一和第二沟道的该半导体层的该第一和第二侧壁上并且分别设置在该半导体层和该第一和第二浮栅之间。
47、根据权利要求43的器件，其中对于每个第一存储单元，
该第一和第二侧壁垂直于该第一绝缘层；
该半导体层的上表面平行于该第一绝缘层；以及
在该半导体层的该上表面的一部分之上形成该控制栅。
48、根据权利要求47的器件，还包括：
第二绝缘层，设置在该控制栅和半导体层之间的该半导体层的该上表面的部分上。
49、根据权利要求42的器件，其中对于每个第一存储单元，该第一浮栅和该第二浮栅每个都具有由该控制栅覆盖的至少三个拐角。
50、根据权利要求42的器件，其中对于每个第一存储单元，该源区和该漏区每个都具有比在该沟道区中更高的杂质浓度。
51、根据权利要求42的器件，还包括：
多个第二存储单元，每个第二存储单元对应于第一存储单元之一且由与相应的第一存储单元相同的半导体层形成，每个第二存储单元具有与该相应的第一存储单元相同的结构。
52、根据权利要求51的器件，其中每个第二存储单元和该相应的第一存储单元具有公共的源区。
53、根据权利要求52的器件，还包括：
连接到该公共源区的源极线。
54、根据权利要求53的器件，还包括：
第一字线，平行于该源极线并连接到该第一存储单元的每个控制栅；以及
第二字线，平行于该源极线并连接到该第二存储单元的每个控制栅。
55、一种非易失性存储单元，包括：
半导体层，形成在衬底之上；
在该半导体层的第一侧边形成的第一浮栅；
在该半导体层的第二侧边形成的第二浮栅，该第二侧边与该第一侧边相对；以及
在该第一和第二浮栅以及该半导体层的一部分之上形成的控制栅，由此该控制栅覆盖该第一和第二浮栅的每一个的至少三个拐角。
56、一种存储单元的制造方法，包括：
在衬底之上形成半导体层；
在该半导体层的第一和第二侧边处形成第一和第二浮栅，该第一侧边与该第二侧边相对；以及
在该第一和第二浮栅以及该半导体层的一部分之上形成控制栅，由此该控制栅覆盖该第一和第二浮栅的每一个的至少三个拐角。
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