JPS60148168A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JPS60148168A JPS60148168A JP461084A JP461084A JPS60148168A JP S60148168 A JPS60148168 A JP S60148168A JP 461084 A JP461084 A JP 461084A JP 461084 A JP461084 A JP 461084A JP S60148168 A JPS60148168 A JP S60148168A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 17
- 235000012239 silicon dioxide Nutrition 0.000 claims abstract description 8
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 8
- 230000003647 oxidation Effects 0.000 claims abstract description 7
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims 3
- 238000005229 chemical vapour deposition Methods 0.000 claims 1
- 229910052814 silicon oxide Inorganic materials 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 41
- 238000009413 insulation Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- HXYCHJFUBNTKQR-RNFRBKRXSA-N (2R,3R)-heptane-1,2,3-triol Chemical compound CCCC[C@@H](O)[C@H](O)CO HXYCHJFUBNTKQR-RNFRBKRXSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、低プログラム電圧でかつ信顆性の高い浮遊ゲ
ート型半辱体不揮発性メモリに関する。
ート型半辱体不揮発性メモリに関する。
まず、我々が以前に発明した低プログラム電圧のチャえ
ル注入浮遊ゲート型半導体不揮発性メモ第１図に、従来
の半導体不揮発性メモリ ｃ以下ＰＡＯＭＯ８と呼ぶこ
とにする）の一実施例の断面図を示す。従来のＰＡＯＭ
Ｏ８の構造および動作ｉ理をＮチャふル災のメモリの場
合について説明する。
ル注入浮遊ゲート型半導体不揮発性メモ第１図に、従来
の半導体不揮発性メモリ ｃ以下ＰＡＯＭＯ８と呼ぶこ
とにする）の一実施例の断面図を示す。従来のＰＡＯＭ
Ｏ８の構造および動作ｉ理をＮチャふル災のメモリの場
合について説明する。
ｐｇ半導体基板１の表面にＮ十領域のソース領域２とド
レイン領域３を形反し、ソーヌ、ドレイ／領域間に２つ
のチャネル領域、即ち、チャネルＬｓ トチャネルＬ、
を形成する。第１のチャネルＬ、は、ソース領域２に接
し、ゲート酸化Ｍ７の上には選択ゲート電極５が形成さ
れる。また、第２のチャふルＬ２はドレイン領域３に接
し、ゲート酸化膜６の上には浮遊ゲート電極４が形成さ
れている。浮遊ゲート電極４は、ドレイン領域３１とゲ
ート絶縁、膜６を介して強い容量結合をしている。従っ
て、浮遊ゲート電極４の電位は、ドレイ／領域３に印加
さｎるドレイ／電圧ＶＤと浮遊ゲート電極４の中にある
電荷の音によって決まる。
レイン領域３を形反し、ソーヌ、ドレイ／領域間に２つ
のチャネル領域、即ち、チャネルＬｓ トチャネルＬ、
を形成する。第１のチャネルＬ、は、ソース領域２に接
し、ゲート酸化Ｍ７の上には選択ゲート電極５が形成さ
れる。また、第２のチャふルＬ２はドレイン領域３に接
し、ゲート酸化膜６の上には浮遊ゲート電極４が形成さ
れている。浮遊ゲート電極４は、ドレイン領域３１とゲ
ート絶縁、膜６を介して強い容量結合をしている。従っ
て、浮遊ゲート電極４の電位は、ドレイ／領域３に印加
さｎるドレイ／電圧ＶＤと浮遊ゲート電極４の中にある
電荷の音によって決まる。
第１図より明らかなように、第１のチャネルＬ□の表面
電位は、選択ゲート電極５に印加さｎる選択ゲート電圧
Ｖａ０によって制御される。また、第２のチャえルＬ２
の電位は、浮遊ゲート電極４の中の電荷とドレイン電圧
ＶＤによって制御さしる。
電位は、選択ゲート電極５に印加さｎる選択ゲート電圧
Ｖａ０によって制御される。また、第２のチャえルＬ２
の電位は、浮遊ゲート電極４の中の電荷とドレイン電圧
ＶＤによって制御さしる。
第１図のような構造のＰ Ａ ＯＭ Ｏ−Ｓメモリの読
み出し方法について説明する。第１のチャネルＬ。
み出し方法について説明する。第１のチャネルＬ。
を反転せしめ、ドレイン電圧Ｖ）を印書口したときのソ
ーヌ、ドレイン領域間のチャネルコンダクタンスを検出
することＫよ）読み出される。即ち、浮遊ゲート電極４
の中に電子が多数入っている場合は、第２のチャネルＬ
、は低コンダクタンスになるため、ソーヌ、ドレイン領
域間のチャネルのコンダクタンスも低くなる。逆に、浮
遊ゲート電極４の中にあまり電子が入っていない場合に
は、浮遊ゲート電極４の下の第２のチャネルＬ２は晶コ
ンダクタンスとなるために、ソース、ドレイ／領域間の
チャネルのコンダクタンスも高くなる。
ーヌ、ドレイン領域間のチャネルコンダクタンスを検出
することＫよ）読み出される。即ち、浮遊ゲート電極４
の中に電子が多数入っている場合は、第２のチャネルＬ
、は低コンダクタンスになるため、ソーヌ、ドレイン領
域間のチャネルのコンダクタンスも低くなる。逆に、浮
遊ゲート電極４の中にあまり電子が入っていない場合に
は、浮遊ゲート電極４の下の第２のチャネルＬ２は晶コ
ンダクタンスとなるために、ソース、ドレイ／領域間の
チャネルのコンダクタンスも高くなる。
次に、浮遊ゲート電極４へ電子を注入（以下プログラム
と呼ぶ）する方法について説明する。
と呼ぶ）する方法について説明する。
選択ゲート電圧として、第１のチャネルＬ１が反転する
程度の電圧を印加すると、第１の表面ボテンシャルはソ
ース領域２の電位とほぼ等しくなる。マタ、ドレイン領
域３のプログラム電圧を印加すると、第２のチャネルＬ
、の表面ボテ／、シャルはプログラム電圧に近い電位に
なる。従って、第１と第２のチャふルが交わる半導体光
面部分にプログラム電圧にほぼ等しいポテンシャルギャ
ップが生じ、その結果、チャネル電流はそのポテンシャ
ルギャップによシ刀口速さｔｌその一部は浮遊ゲート電
極４に第１図矢印Ａの如く入る。
程度の電圧を印加すると、第１の表面ボテンシャルはソ
ース領域２の電位とほぼ等しくなる。マタ、ドレイン領
域３のプログラム電圧を印加すると、第２のチャネルＬ
、の表面ボテ／、シャルはプログラム電圧に近い電位に
なる。従って、第１と第２のチャふルが交わる半導体光
面部分にプログラム電圧にほぼ等しいポテンシャルギャ
ップが生じ、その結果、チャネル電流はそのポテンシャ
ルギャップによシ刀口速さｔｌその一部は浮遊ゲート電
極４に第１図矢印Ａの如く入る。
以上の説明のように、２つのチャネル領域間に生ずるポ
テンシャルギャップを利用しプログラムを行なうＰＡＯ
ＭＯＳメモリの場合、よシ急なポテンシャルギャップを
形成するために第１チヤネルＬ１の表面濃度は高く、ま
た、第１のチャネルＬ□の閾値電圧を下げるために、ゲ
ート酸化膜７は２００八以下の薄い膜によシ形成さ扛て
いる。
テンシャルギャップを利用しプログラムを行なうＰＡＯ
ＭＯＳメモリの場合、よシ急なポテンシャルギャップを
形成するために第１チヤネルＬ１の表面濃度は高く、ま
た、第１のチャネルＬ□の閾値電圧を下げるために、ゲ
ート酸化膜７は２００八以下の薄い膜によシ形成さ扛て
いる。
しかし、ゲート酸化膜７は、浮遊ゲート電極４を酸化す
るときに同時に形成している酸化膜であるために、薄膜
化しようとすると、浮遊ゲート電極い、その結果、第１
図矢印Ｂの如くに、−変プログラムさｔた電子が酸化膜
８を介してぬけてしまい、寿命が短かくなる欠点を有し
ていた。
るときに同時に形成している酸化膜であるために、薄膜
化しようとすると、浮遊ゲート電極い、その結果、第１
図矢印Ｂの如くに、−変プログラムさｔた電子が酸化膜
８を介してぬけてしまい、寿命が短かくなる欠点を有し
ていた。
本発明は、上記のような選択ゲート絶縁膜の薄膜化にと
もなう信頼性の低下という欠点を克服するためになされ
たものであシ、選択ゲート絶ｅ、＠の薄膜化を容易にす
るとともに、信頼性の高いＰＡＯＭＯＳメモリを提供す
るものである。
もなう信頼性の低下という欠点を克服するためになされ
たものであシ、選択ゲート絶ｅ、＠の薄膜化を容易にす
るとともに、信頼性の高いＰＡＯＭＯＳメモリを提供す
るものである。
第２図は、本発明の第１の実施例のＦＡＯＭＯＳメモリ
の断面図を示すものである。本発明のＰＡＣＭＯＳメモ
リの構造をＮチャネル型の場合について説明する。
の断面図を示すものである。本発明のＰＡＣＭＯＳメモ
リの構造をＮチャネル型の場合について説明する。
Ｐ型の半導体基板１１の表面にＮ千尋電型のソース領域
１２およびドレイン領域１３を形成する。ソーヌ、ドレ
イン領域間の第１のチャネルＬ３上には％２０ＯＡ以下
の二酸化シリコンのゲート酸化膜エフを設け、第２のチ
ャネルＬ、上には薄いゲート酸化膜１６を介して多結晶
シリコンよジ成る浮遊ゲート電極１４と、浮遊ゲート電
極１４を酸化し浮遊ゲンの絶縁膜１８とを設ける。さら
に、ゲート酸化膜１７と絶縁膜１８の上には高温のＯＶ
Ｄによシ形成された二酸化シリコンＣ以下、ＨＴＯと称
する）の膜１９を設け、この膜の上に第２図の如く選択
ゲート電極１５を設ける。
１２およびドレイン領域１３を形成する。ソーヌ、ドレ
イン領域間の第１のチャネルＬ３上には％２０ＯＡ以下
の二酸化シリコンのゲート酸化膜エフを設け、第２のチ
ャネルＬ、上には薄いゲート酸化膜１６を介して多結晶
シリコンよジ成る浮遊ゲート電極１４と、浮遊ゲート電
極１４を酸化し浮遊ゲンの絶縁膜１８とを設ける。さら
に、ゲート酸化膜１７と絶縁膜１８の上には高温のＯＶ
Ｄによシ形成された二酸化シリコンＣ以下、ＨＴＯと称
する）の膜１９を設け、この膜の上に第２図の如く選択
ゲート電極１５を設ける。
以上説明したように、本発明のＰＡＣ！ＭＯＳメモリの
構造は、浮遊ゲート電極の上および周囲の絶縁膜が、多
結晶シリコンを酸化して形成さする二酸化シリコン膜１
８とＨＴＯの膜１９による複合構造となっている。ＨＴ
Ｏの膜は、多結晶シリコンを酸化して得らｎる酸化、膜
と比べ、耐圧、絶縁性の点ではるかに優れているからで
ある。従って（本発明の構造とすることによシ、従来問
題となっていた第２図矢印Ｏの様な絶縁膜１８を介して
の電子の揮発を防ぐことができ、メモリの寿命を長くす
ることで信頼性が向上する。また、ゲート絶縁膜１７の
薄膜化に伴い、同時に形成さｎる絶Ｒ膜１８が薄（なっ
たとしても、ＨＴＯの膜１９の厚さは自由に制御できる
ので、常に所望の耐圧、絶縁性を得ることが可能である
。（実用的には数十へで充分である。） 第３図は、本発明の第２の実施例を示す断面図である。
構造は、浮遊ゲート電極の上および周囲の絶縁膜が、多
結晶シリコンを酸化して形成さする二酸化シリコン膜１
８とＨＴＯの膜１９による複合構造となっている。ＨＴ
Ｏの膜は、多結晶シリコンを酸化して得らｎる酸化、膜
と比べ、耐圧、絶縁性の点ではるかに優れているからで
ある。従って（本発明の構造とすることによシ、従来問
題となっていた第２図矢印Ｏの様な絶縁膜１８を介して
の電子の揮発を防ぐことができ、メモリの寿命を長くす
ることで信頼性が向上する。また、ゲート絶縁膜１７の
薄膜化に伴い、同時に形成さｎる絶Ｒ膜１８が薄（なっ
たとしても、ＨＴＯの膜１９の厚さは自由に制御できる
ので、常に所望の耐圧、絶縁性を得ることが可能である
。（実用的には数十へで充分である。） 第３図は、本発明の第２の実施例を示す断面図である。
本実施例のｐＡａＭｏｓメモリの構造は本発明の第１の
ツ施例とほとんど同一であるので異なる点のみ述べるこ
とにする。異なっているのは、第１のチャネルＬ６上の
ゲート絶縁膜２９がすべてＨ，ＴＯの、膜よ！ｌ成る点
である。
ツ施例とほとんど同一であるので異なる点のみ述べるこ
とにする。異なっているのは、第１のチャネルＬ６上の
ゲート絶縁膜２９がすべてＨ，ＴＯの、膜よ！ｌ成る点
である。
本実施例では、ゲート絶縁、膜２９がすべてＨＴＯの膜
より成るので、本発明の第１の実施例よりもゲート絶縁
膜四を薄くすることができ、信頼性を下げることなく第
１のチャふルエ・、の閾値電圧を低くすることが可能で
ある。特にＨＴＯ膜の駅；合、基板の上に直接形成して
も、その嗅質は基板を酸化して形成した酸化膜と、電流
−電圧特性、耐圧、容量−電圧特性等の点でほとんど同
じであシ、充分に熱酸化膜と同じ機能を果し得るからで
ある。第１のチャふルＬ、の閾値電圧を下げることは、
２つのチャネル領域間に牛じるポテンシャルギャップを
大きくシ、よシ強（電子を〃０速することで、プログラ
ムする時の効率を下げることなく、低電圧化を図れる。
より成るので、本発明の第１の実施例よりもゲート絶縁
膜四を薄くすることができ、信頼性を下げることなく第
１のチャふルエ・、の閾値電圧を低くすることが可能で
ある。特にＨＴＯ膜の駅；合、基板の上に直接形成して
も、その嗅質は基板を酸化して形成した酸化膜と、電流
−電圧特性、耐圧、容量−電圧特性等の点でほとんど同
じであシ、充分に熱酸化膜と同じ機能を果し得るからで
ある。第１のチャふルＬ、の閾値電圧を下げることは、
２つのチャネル領域間に牛じるポテンシャルギャップを
大きくシ、よシ強（電子を〃０速することで、プログラ
ムする時の効率を下げることなく、低電圧化を図れる。
以上説明したように、本発明によれば、ＰＡＯＭＯ８メ
モリの選択ゲート絶縁、膜と浮遊ゲート電極の上および
周囲の絶縁膜として、熱酸化に依らず形成さ牡た絶縁膜
を用いることで、浮遊ゲート電極からの電子の揮発を防
ぎ、信頼性の高い不揮発メモリを得ることができる。ま
た、選択ゲート電極下の絶縁膜を薄膜化することもでき
、メモリの信頼性をｔｉうことなく低電圧でのプログラ
ムが可能となる。
モリの選択ゲート絶縁、膜と浮遊ゲート電極の上および
周囲の絶縁膜として、熱酸化に依らず形成さ牡た絶縁膜
を用いることで、浮遊ゲート電極からの電子の揮発を防
ぎ、信頼性の高い不揮発メモリを得ることができる。ま
た、選択ゲート電極下の絶縁膜を薄膜化することもでき
、メモリの信頼性をｔｉうことなく低電圧でのプログラ
ムが可能となる。
なお、以上の説明のおいては、熱酸化に依らず形成さし
た絶縁膜として％ＨＴＯｉを用いた実施例についてのみ
述べたが、絶縁性に優ｎ１微細加工することが可能な物
質ならば、まったく同様に用いることができ、そのよう
な物質としては、ＯＶＤによシ形成されたチッ化シリコ
ン、ヌバッタリングにより形成された五酸化二タンタル
等がちる。
た絶縁膜として％ＨＴＯｉを用いた実施例についてのみ
述べたが、絶縁性に優ｎ１微細加工することが可能な物
質ならば、まったく同様に用いることができ、そのよう
な物質としては、ＯＶＤによシ形成されたチッ化シリコ
ン、ヌバッタリングにより形成された五酸化二タンタル
等がちる。
第１図は、従来の半導体不揮発性メモリを示す断面図、
第２図は本発明の第１の実施例の断面図、第３図は本発
明の他の実施例を示す断面図である。 １ ＃ １１ 、２１ 、 、 Ｐ誠シリコン基板２
、１２ 、２２ 、 、 ｎ＋ソース領域３．１３，２
３．、ｎ＋ドレイン領域 ４ 、１４ 、２４゜、浮遊ゲート電極５ｙ １５ 、
２５００選択ゲ選択ゲート絶縁 ７ 、８ 、１６ 、
１７ 、１８ 、２６ 、絽０．二酸化シリコンの絶縁
膜 １９ 、２９ 、 、チッ化シリコン、あるいは酸化タ
ンタルあるいはＨＴＯ等の絶縁、膜 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 務
第２図は本発明の第１の実施例の断面図、第３図は本発
明の他の実施例を示す断面図である。 １ ＃ １１ 、２１ 、 、 Ｐ誠シリコン基板２
、１２ 、２２ 、 、 ｎ＋ソース領域３．１３，２
３．、ｎ＋ドレイン領域 ４ 、１４ 、２４゜、浮遊ゲート電極５ｙ １５ 、
２５００選択ゲ選択ゲート絶縁 ７ 、８ 、１６ 、
１７ 、１８ 、２６ 、絽０．二酸化シリコンの絶縁
膜 １９ 、２９ 、 、チッ化シリコン、あるいは酸化タ
ンタルあるいはＨＴＯ等の絶縁、膜 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 務
Claims (1)
- 【特許請求の範囲】 （１）第１導電麗の半導体基板表面部分に互いに間隔を
置いて設けらｎた第１導電互と異なる第２導電屋のソー
ス、ドレイン領域々、前記ソース。 ドレイン領域間の第１のゲート絶縁膜を有する第１のチ
ャふ層領域と、前記ソーヌ、ドレイン領域間の第１のチ
ャふ層領域以外でワシ、前記ドレイン領域に接する第２
のゲート絶縁膜を有する第２のチャネル領域と、前記第
１のゲート絶縁、膜上に設けられた選択ゲート電極と、
前記第２ゲート絶縁膜上に設けられた浮遊ゲート電極と
、前記浮遊ゲート電極の上および周辺に設けられた絶縁
膜とから少なくとも成る半導体装置Ｋｂいて、前記第１
のゲート絶縁膜の少なくとも一部と、前記浮遊ゲート電
極の上および周辺に設けられた絶縁膜の少なくとも一部
が、熱酸化に依らず形成された絶モリ。 シ）前記熱酸化に依らず形成さｆた絶縁膜が、０ＶＤ（
化学的気相成長法〕により形成されたチツ化シリコンの
膜であることを特徴とする特許請求の範囲第１項記載の
半導体不揮発性メモリ。 （３）前記熱酸化に依らず形成された絶ＲＦｍが、８０
０℃以上の高温のＯＶＤにより形成された二酸化シリコ
ンの、膜であることを特徴とする特許請求の範囲第１項
記載の半導体不揮発性メモリ。 （４） 前記熱酸化に依らず形成さした絶縁膜が、ヌパ
ツタリングにより形成された五酸化二タンタルの膜であ
ることを特徴とする特許請求の範囲第１項記載の半導体
不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP461084A JPS60148168A (ja) | 1984-01-13 | 1984-01-13 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP461084A JPS60148168A (ja) | 1984-01-13 | 1984-01-13 | 半導体不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60148168A true JPS60148168A (ja) | 1985-08-05 |
Family
ID=11588816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP461084A Pending JPS60148168A (ja) | 1984-01-13 | 1984-01-13 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60148168A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4971924A (en) * | 1985-05-01 | 1990-11-20 | Texas Instruments Incorporated | Metal plate capacitor and method for making the same |
| US5057447A (en) * | 1990-07-09 | 1991-10-15 | Texas Instruments Incorporated | Silicide/metal floating gate process |
| JPH03505145A (ja) * | 1988-05-17 | 1991-11-07 | ザイカー インコーポレーテッド | トンネリング酸化物の製造方法 |
| US5065220A (en) * | 1985-05-01 | 1991-11-12 | Texas Instruments Incorporated | Metal-to-polysilicon capacitor and method for making the same |
| US5108941A (en) * | 1986-12-05 | 1992-04-28 | Texas Instrument Incorporated | Method of making metal-to-polysilicon capacitor |
| US5130267A (en) * | 1989-05-23 | 1992-07-14 | Texas Instruments Incorporated | Split metal plate capacitor and method for making the same |
| JP2005057296A (ja) * | 2003-08-07 | 2005-03-03 | Samsung Electronics Co Ltd | ダブルフローティングゲート構造を持つスプリットゲート型不揮発性半導体メモリ素子およびその製造方法 |
| JP2007076579A (ja) * | 2005-09-16 | 2007-03-29 | Toyota Motor Corp | 車輌の操舵補助力制御装置 |
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-
1984
- 1984-01-13 JP JP461084A patent/JPS60148168A/ja active Pending
Patent Citations (2)
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