KR0138915B1 - 반도체 비소멸성 메모리 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims description 22
- 230000002093 peripheral effect Effects 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 238000010438 heat treatment Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
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- H01L29/7881—Programmable transistors with only two possible levels of programmation
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Abstract
요약서 없음
Description
제 1 도는 본 발명에 따른 반도체 비휘발성 메모리의 메모리 셀에 대한 단면도.
제 2 도는 동일 메모리의 주변 회로에 대한 단면도.
제 3 도는 반도체 비휘발성 메모리의 기록 및 소거 반복 특성을 도시한 다이아그램.
제 4 도는 종래의 반도체 비휘발성 메모리의 메모리 셀에 대한 단면도.
제 5 도는 동일한 종래 메모리의 주변 회로에 대한 단면도.
제 6A도 내지 제 6C 도는 제 1 도 메모리 셀의 생성 단계를 도시한 도면.
제 7A도 내지 제 7C 도는 제 2도의 주변 회로의 생성 단계를 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명*
1 : P형 실리콘 기판2, 12, 102 : N형 소스 영역
3, 13, 103 : N형 드레인 영역
4 : 게이트 산화 절연막10, 110 : n 우물 영역
104 : 게이트 산화막105 : 부동 게이트 전극
106 : 터널 산화막107 : 제어 게이트 전극
123 : 터널-드레인
발명의 배경
본 발명은 데이타의 전기적 기록 및 소거를 실행할 수 있도록 동작하는 부동 게이트형의 반도체 비휘발성 메모리에 관한 것이다.
제 4 도는 데이타의 전기적 기록 및 소거(이하 EEPROM으로 칭함)을 실행할 수 있도록 동작하는 종래의 비휘발성 메모리의 메모리 셀에 대한 단면도이다. 제 5 도는 데이타의 전기적 기록 및 소거를 실행할 수 있도록 동작하는 종래 비휘발성 메모리의 주변 회로에 대한 단면도이다.
먼저, 제 4 도의 메모리 셀을 간단하게 설명한다. N+형 소스 영역(102), N+형 터널-드레인 영역(123)은 P형 반도체 기판(101)의 표면부분에 동시적으로 형성된다. 그때, 메모리 셀의 게이트 전극(125)은 메모리 셀의 게이트 산화막(104)를 통하여 기판에 형성되며, 동시에 부동 게이트 전극(105)은 터널 산화막(106)을 통하여 기판에 형성된다. 게다가, 제어 게이트 전극(107)은 부동 게이트 전극(105)의 전위 레벨을 제어하기 위해 제 2 게이트 산화막(109)을 통하여 부동 게이트 전극(105)에 형성된다. 상기 부동 게이트 전극(105)의 전하에 대한 주입 및 추출 동작은 터널-드레인(123)에 형성된 터널 산화막(106)을 통하여 수행된다.
다음에는 제 5도의 주변 회로가 간단하게 설명된다. n 우물 영역(110) 및 필드 산화막(111)은 P형 실리콘 기판(101)에서 형성된다. N형 소스 영역(111)과 N+형 드레인 영역(113)은 P형 실리콘 기판(101)의 P형 영역에서 형성되며, 게이트 전극(115)은 게이트 산화막(114)을 통하여 그 내부에 형성된다. P+형 소스 영역(116)과 P형 드레인 영역(117)은 n 우물 영역(110)에서 형성되며, 다른 게이트 전극(115)은 게이트 산화막(114)을 통하여 그 내부에 형성된다. 상기 메모리 셀의 제 2 게이트 산화막(109)은 주변 회로의 게이트 산화막(114)과 동시적으로 형성된다.
제 4 도에서 도시한 바와 같이, 상기 메모리 셀의 제 2 게이트 산화막(109)은 폴리실리콘 층으로 구성된 부동 게이트 전극(105)에 형성되므로, 상기 제 2 게이트 산화막(109)은 그것의 막질을 개선하기 위해 1050℃의 온도 이상에서 가열 처리 공정이 필요하게 된다. 그러나, 1050℃ 이상 가열 처리 공정을 수행할 때 부동 게이트 전극(105)하에 터널 산화막(106)을 형성후, 산화막(106)의 필름질은 EEPROM의 기록 특성이 약화되는 단점 발생을 감소시키게 된다. 종래 EEPROM 에서 기록 동작의 가능한 반복 주기는 점선으로써 제 3 도에 설명되어 있으며, 도면에서 세로 좌표는 교대 기록 및 소거 동작의 반복 주기를 표시하며 가로 좌표는 한계 전압 Vth 를 표시한다.
발명의 요약
그러므로, 본 발명의 목적은 종래 기술의 상기 주지된 단점을 제거하는데 있다. 발명의 EEPROM 구조에 따라서, 제어 게이트 전극은 부동 게이트 전극에 고온 가열 처리 공정(1050℃ 이상)에 의해 형성될 수 있는 제 2 게이트 산화막을 제거하도록 부동 게이트 전극의 전위 레벨을 제어하기 위한 P형 실리콘 기판내에 형성된다.
상술된 바와 같이, 고온 가열 처리 공정에 의해 형성된 제 2 게이트 산화막의 형성을 부동 게이트 전극에서 제거하여, 상기 터널 산화막의 필름질이 개선될 것이다. 따라서, 개선된 터널 산화막을 가진 발명의 EEPROM 은 제 3 도에서 실선에 의해 도시된 바와 같은 종래의 EEPROM 의 기록 반복 주기보다 훨씬 더 많은 기록 반복 주기를 보인다.
〔양호한 실시예에 대한 설명〕
이하에서는 발명의 반도체 비휠발성 메모리의 메모리 셀의 단면도를 도시하는 제 1 도와 동일 발명의 반도체 비휘발성 메모리의 주변 회로에 대한 단면도를 도시하는 도면과 제 2 도와 본 발명의 실시예를 설명할 것이다.
먼저, 제 1 도의 메모리 실시예가 설명된다. 접촉 터널-드레인 영역(23)을 포함하는 N+형 소스 영역(2)과 N+형 드레인 영역(3)은 P형 실리콘 기판(1)의 표면 부분에 형성되며 부동 게이트 전극(5)은 게이트 산화 절연막(4)을 통하여 그 내부에 형성된다. 상기 부동 게이트 전극(5)의 전하의 주입 및 추출 동작은 비트 데이타의 기록 및 소거를 실행하기 위해 상기 터널-드레인 영역(23)에 형성된 터널 산화막(6)을 통하여 수행된다. 게다가, 제어 게이트 전극(7)은 부동 게이트 전극(5)의 전위 레벨을 제어하도록 얇은 산화막(8)을 통하여 부동 게이트 전극(5)하에 P형 실리콘 기판(1)내에 형성된다. 상기 얇은 산화막(8)은 터널 산화막(6)고 동시에 형성된다.
댜음, 제 2도의 주변 회로 실시예가 설명된다. n 우물 영역 (10) 및 필드 산화막(11)은 공통 P형 실리콘 기판(1)의 표면부분에서 형성된다. N+형 소스 영역(12) 및 N+형 드레인 영역(13)은 P형 실리콘 기판(1)의 P형 표면 영역내에 형성되며, 게이트 전극(15)은 게이트 산화 절연막(14)을 통하여 그 내부에 배치되며, 부동 게이트 전극과 동시에 형성된다. P+형 소스 영역(16)과 P+형 드레인 영역(17)은 n 우물 영역(10)내에 형성되며, 다른 대응 게이트 전극(15)은 게이트 산화막(14)을 통하여 그 내부에 형성된다. 주변 회로의 게이트 산화막(14)은 메모리 셀의 게이트 산화막(4)과 동시에 형성된다. 상술된 바와 같이, 주변 회로는 상기 메모리 셀을 구동하는데 효과적인 보상 MOS 트랜지스터로 구성된다.
상술된 바와 같이, 상기 제어 게이트 전극(7)은 부동 게이트 전극(5)의 전위 레벨을 제어하기 위한 P형 실리콘 기판(1)내에 형성되므로, 종래 기술 구조에서 고온(1050℃ 이상)으로 가열 처리공정에 의해 부동 게이트 전극위에 형성될 수 있는 제 2 게이트 산화막은 임시 고온 가열 처리 공정(1050℃ 이상)에 의해 발생될 수 있는 터널 산화막(6)에 대한 필름 유전질이 저하되지 않도록 제거될 수 있다.
본 발명에 따른 교대 기록 및 소거 동작의 반복 주기는 실선에 의해 제 3도에서 설명된다. 제 3 도에 도시된 바와 같이, 본 발명의 EEPROM의 확실성과 내구성은 기록 및 소거 특성과 관련하여 종래 기술의 EEPROM과 비교하여 매우 개선되어 있다.
본 발명의 EEPROM에서, 게이트 산화막은 메모리 셀 및 주변 회로에서 동시적으로 형성되며, 상기 제어 게이트 전극이 부동 게이트 전극의 형성후 고온 열적 산화 단계를 제거하기 위해서 반도체 기판내에 형성된다. 그와 같은 구성에 의하여, 터널 산화막의 필름실은 종래 구조와 비교하여 교대 기록 및 소거 동작의 가능한 반복 주기수를 증가하도록 개선될 수 있다.
마지막으로, 본 발명의 EEPROM의 제조 방법은 도면을 참조하여 서술되며 제 6A 도 내지 제 6C 도가 메모리 셀의 제조 단계를 도시하며 제 7A 도 내지 제 7C 도가 주변 회로의 제조 단계를 도시하며, 상기 메모리 셀과 주변 회로는 공통 반도체 기판에 서로 동시에 형성된다.
제 6A 도 및 제 7A 도를 참조하여, 상기 n 우물 영역(10) 및 필드 산화막(11)은 P형 실리콘 기판(1)에서 형성된다. 그때, 상기 게이트 산화막(4, 14)은 기판에 동시적으로 형성되며, 그후에 N+형 터널-드레인 영역(23)과 N+형 제어 게이트 전극(7)은 게이트 산화막하의 기판 표면 영역내에 형성된다.
다음, 제 6B 도 및 제 7B 도를 참조하여, 상기 게이트 전극 필름(4)은 N+형 터널-드레인 영역(23)과, N+형 제어 게이트 전극(7)에 걸쳐 그 부분을 제거하도록 선택적으로 에칭된다.
마지막으로, 제 6C 도 및 제 7C 도를 참조하여, 상기 터널 산화막(6)과 얇은 산화막(8)은 N+형 터널-드레인 영역(23)과 N+형 제어 게이트 전극(7)에 각각 동시적으로 형성된다. 그후에, 상기 부동 게이트 전극(5) 및 이웃한 트랜지스터 게이트 전극(15)은 메모리 셀내에 동시적으로 형성된다. 게다가, N+형 소스 영역(2, 12) 및 N+형 드레인 영역(3, 13)은 P형 실리콘 기판(1)의 P형 표면 영역에서 형성되며 P+형 소스 영역(16) 및 P+형 드레인 영역(17)은 n 우물 영역(10)내에 형성된다.
Claims (2)
- 게이트 절연형의 반도체 비휘발성 메모리에 있어서,반도체 소자 기판과,기판상에 비치된 게이트 산화막과, 상기 게이트 산화막상에 형성된 부동 게이트 전극과, 부동 게이트 전극의 레벨을 제어하기 위해서 상기 게이트 산화막하의 기판에 형성되어 있고 상기 산화막을 거쳐 부동 게어트 전극으로 분리되어 있는 제어 게이트 전극을 가짐으로써 메모리 셀의 기록 및 소거 동작을 실행하는 전기적으로 소거 가능한 프로그래머블 메모리 셀과,상기 동일 기판에 배치되어 있고 상기 서두에서 언급한 게이트 산화막과 동시적으로 형성된 다른 게이트 산화막을 가지는 게이트 절연형의 트랜지스터를 포함하는 주변 회로를 구비하는 것을 특징으로 하는 반도체 비휘발성 메모리.
- 제 1 항에 있어서,상기 트랜지스터가 상기 부동 게이트 전극과 동시적으로 상기 다른 게이트 산화막에 형성된 트랜지스터 게이트 전극을 가지는 것을 특징으로 하는 반도체 비휘발성 메모리.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-147779 | 1988-06-15 | ||
| JP63147779A JPH02125470A (ja) | 1988-06-15 | 1988-06-15 | 半導体不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR910001763A KR910001763A (ko) | 1991-01-31 |
| KR0138915B1 true KR0138915B1 (ko) | 1998-06-01 |
Family
ID=15437998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019890008165A KR0138915B1 (ko) | 1988-06-15 | 1989-06-14 | 반도체 비소멸성 메모리 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0347148A3 (ko) |
| JP (1) | JPH02125470A (ko) |
| KR (1) | KR0138915B1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69032937T2 (de) * | 1990-07-24 | 1999-06-17 | Stmicroelectronics S.R.L., Agrate Brianza, Mailand/Milano | Verfahren zur Herstellung einer N-Kanal-EPROM-Zelle mit einer einzigen Polysiliziumschicht |
| EP0493640B1 (en) * | 1990-12-31 | 1995-04-19 | STMicroelectronics S.r.l. | EEPROM cell with single metal level gate having a (read) interface toward the external circuitry isolated from the (write/erase) interface toward the programming circuitry |
| US5282161A (en) * | 1990-12-31 | 1994-01-25 | Sgs-Thomson Microelectronics S.R.L. | Eeprom cell having a read interface isolated from the write/erase interface |
| JP4659662B2 (ja) * | 1997-04-28 | 2011-03-30 | ペグレ・セミコンダクターズ・リミテッド・ライアビリティ・カンパニー | 半導体装置及びその製造方法 |
| KR100974729B1 (ko) * | 2010-04-06 | 2010-08-06 | 주식회사신원 | 앙고라 헤어의 분리방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7500550A (nl) * | 1975-01-17 | 1976-07-20 | Philips Nv | Halfgeleider-geheugeninrichting. |
| DE2916884C3 (de) * | 1979-04-26 | 1981-12-10 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Programmierbare Halbleiterspeicherzelle |
| US4404577A (en) * | 1980-06-30 | 1983-09-13 | International Business Machines Corp. | Electrically alterable read only memory cell |
| JPS59155968A (ja) * | 1983-02-25 | 1984-09-05 | Toshiba Corp | 半導体記憶装置 |
| JPS60258968A (ja) * | 1985-05-20 | 1985-12-20 | Agency Of Ind Science & Technol | 浮遊ゲート形不揮発性半導体メモリ |
| IT1198109B (it) * | 1986-11-18 | 1988-12-21 | Sgs Microelettronica Spa | Cella di memoria eeprom a singolo livello di polisilicio con zona di ossido di tunnel |
-
1988
- 1988-06-15 JP JP63147779A patent/JPH02125470A/ja active Pending
-
1989
- 1989-06-12 EP EP89305915A patent/EP0347148A3/en not_active Withdrawn
- 1989-06-14 KR KR1019890008165A patent/KR0138915B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910001763A (ko) | 1991-01-31 |
| EP0347148A3 (en) | 1990-08-16 |
| EP0347148A2 (en) | 1989-12-20 |
| JPH02125470A (ja) | 1990-05-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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