KR0138915B1 - 반도체 비소멸성 메모리 - Google Patents

반도체 비소멸성 메모리

Info

Publication number
KR0138915B1
KR0138915B1 KR1019890008165A KR890008165A KR0138915B1 KR 0138915 B1 KR0138915 B1 KR 0138915B1 KR 1019890008165 A KR1019890008165 A KR 1019890008165A KR 890008165 A KR890008165 A KR 890008165A KR 0138915 B1 KR0138915 B1 KR 0138915B1
Authority
KR
South Korea
Prior art keywords
oxide film
gate electrode
type
floating gate
gate oxide
Prior art date
Application number
KR1019890008165A
Other languages
English (en)
Other versions
KR910001763A (ko
Inventor
가즈또시 이시이
Original Assignee
하라 레이노스께
세이꼬 덴시 고교 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 하라 레이노스께, 세이꼬 덴시 고교 가부시끼 가이샤 filed Critical 하라 레이노스께
Publication of KR910001763A publication Critical patent/KR910001763A/ko
Application granted granted Critical
Publication of KR0138915B1 publication Critical patent/KR0138915B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/681—Floating-gate IGFETs having only two programming levels
    • H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

요약서 없음

Description

반도체 비소멸성 메모리
제 1 도는 본 발명에 따른 반도체 비휘발성 메모리의 메모리 셀에 대한 단면도.
제 2 도는 동일 메모리의 주변 회로에 대한 단면도.
제 3 도는 반도체 비휘발성 메모리의 기록 및 소거 반복 특성을 도시한 다이아그램.
제 4 도는 종래의 반도체 비휘발성 메모리의 메모리 셀에 대한 단면도.
제 5 도는 동일한 종래 메모리의 주변 회로에 대한 단면도.
제 6A도 내지 제 6C 도는 제 1 도 메모리 셀의 생성 단계를 도시한 도면.
제 7A도 내지 제 7C 도는 제 2도의 주변 회로의 생성 단계를 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명*
1 : P형 실리콘 기판2, 12, 102 : N형 소스 영역
3, 13, 103 : N형 드레인 영역
4 : 게이트 산화 절연막10, 110 : n 우물 영역
104 : 게이트 산화막105 : 부동 게이트 전극
106 : 터널 산화막107 : 제어 게이트 전극
123 : 터널-드레인
발명의 배경
본 발명은 데이타의 전기적 기록 및 소거를 실행할 수 있도록 동작하는 부동 게이트형의 반도체 비휘발성 메모리에 관한 것이다.
제 4 도는 데이타의 전기적 기록 및 소거(이하 EEPROM으로 칭함)을 실행할 수 있도록 동작하는 종래의 비휘발성 메모리의 메모리 셀에 대한 단면도이다. 제 5 도는 데이타의 전기적 기록 및 소거를 실행할 수 있도록 동작하는 종래 비휘발성 메모리의 주변 회로에 대한 단면도이다.
먼저, 제 4 도의 메모리 셀을 간단하게 설명한다. N+형 소스 영역(102), N+형 터널-드레인 영역(123)은 P형 반도체 기판(101)의 표면부분에 동시적으로 형성된다. 그때, 메모리 셀의 게이트 전극(125)은 메모리 셀의 게이트 산화막(104)를 통하여 기판에 형성되며, 동시에 부동 게이트 전극(105)은 터널 산화막(106)을 통하여 기판에 형성된다. 게다가, 제어 게이트 전극(107)은 부동 게이트 전극(105)의 전위 레벨을 제어하기 위해 제 2 게이트 산화막(109)을 통하여 부동 게이트 전극(105)에 형성된다. 상기 부동 게이트 전극(105)의 전하에 대한 주입 및 추출 동작은 터널-드레인(123)에 형성된 터널 산화막(106)을 통하여 수행된다.
다음에는 제 5도의 주변 회로가 간단하게 설명된다. n 우물 영역(110) 및 필드 산화막(111)은 P형 실리콘 기판(101)에서 형성된다. N형 소스 영역(111)과 N+형 드레인 영역(113)은 P형 실리콘 기판(101)의 P형 영역에서 형성되며, 게이트 전극(115)은 게이트 산화막(114)을 통하여 그 내부에 형성된다. P+형 소스 영역(116)과 P형 드레인 영역(117)은 n 우물 영역(110)에서 형성되며, 다른 게이트 전극(115)은 게이트 산화막(114)을 통하여 그 내부에 형성된다. 상기 메모리 셀의 제 2 게이트 산화막(109)은 주변 회로의 게이트 산화막(114)과 동시적으로 형성된다.
제 4 도에서 도시한 바와 같이, 상기 메모리 셀의 제 2 게이트 산화막(109)은 폴리실리콘 층으로 구성된 부동 게이트 전극(105)에 형성되므로, 상기 제 2 게이트 산화막(109)은 그것의 막질을 개선하기 위해 1050℃의 온도 이상에서 가열 처리 공정이 필요하게 된다. 그러나, 1050℃ 이상 가열 처리 공정을 수행할 때 부동 게이트 전극(105)하에 터널 산화막(106)을 형성후, 산화막(106)의 필름질은 EEPROM의 기록 특성이 약화되는 단점 발생을 감소시키게 된다. 종래 EEPROM 에서 기록 동작의 가능한 반복 주기는 점선으로써 제 3 도에 설명되어 있으며, 도면에서 세로 좌표는 교대 기록 및 소거 동작의 반복 주기를 표시하며 가로 좌표는 한계 전압 Vth 를 표시한다.
발명의 요약
그러므로, 본 발명의 목적은 종래 기술의 상기 주지된 단점을 제거하는데 있다. 발명의 EEPROM 구조에 따라서, 제어 게이트 전극은 부동 게이트 전극에 고온 가열 처리 공정(1050℃ 이상)에 의해 형성될 수 있는 제 2 게이트 산화막을 제거하도록 부동 게이트 전극의 전위 레벨을 제어하기 위한 P형 실리콘 기판내에 형성된다.
상술된 바와 같이, 고온 가열 처리 공정에 의해 형성된 제 2 게이트 산화막의 형성을 부동 게이트 전극에서 제거하여, 상기 터널 산화막의 필름질이 개선될 것이다. 따라서, 개선된 터널 산화막을 가진 발명의 EEPROM 은 제 3 도에서 실선에 의해 도시된 바와 같은 종래의 EEPROM 의 기록 반복 주기보다 훨씬 더 많은 기록 반복 주기를 보인다.
〔양호한 실시예에 대한 설명〕
이하에서는 발명의 반도체 비휠발성 메모리의 메모리 셀의 단면도를 도시하는 제 1 도와 동일 발명의 반도체 비휘발성 메모리의 주변 회로에 대한 단면도를 도시하는 도면과 제 2 도와 본 발명의 실시예를 설명할 것이다.
먼저, 제 1 도의 메모리 실시예가 설명된다. 접촉 터널-드레인 영역(23)을 포함하는 N+형 소스 영역(2)과 N+형 드레인 영역(3)은 P형 실리콘 기판(1)의 표면 부분에 형성되며 부동 게이트 전극(5)은 게이트 산화 절연막(4)을 통하여 그 내부에 형성된다. 상기 부동 게이트 전극(5)의 전하의 주입 및 추출 동작은 비트 데이타의 기록 및 소거를 실행하기 위해 상기 터널-드레인 영역(23)에 형성된 터널 산화막(6)을 통하여 수행된다. 게다가, 제어 게이트 전극(7)은 부동 게이트 전극(5)의 전위 레벨을 제어하도록 얇은 산화막(8)을 통하여 부동 게이트 전극(5)하에 P형 실리콘 기판(1)내에 형성된다. 상기 얇은 산화막(8)은 터널 산화막(6)고 동시에 형성된다.
댜음, 제 2도의 주변 회로 실시예가 설명된다. n 우물 영역 (10) 및 필드 산화막(11)은 공통 P형 실리콘 기판(1)의 표면부분에서 형성된다. N+형 소스 영역(12) 및 N+형 드레인 영역(13)은 P형 실리콘 기판(1)의 P형 표면 영역내에 형성되며, 게이트 전극(15)은 게이트 산화 절연막(14)을 통하여 그 내부에 배치되며, 부동 게이트 전극과 동시에 형성된다. P+형 소스 영역(16)과 P+형 드레인 영역(17)은 n 우물 영역(10)내에 형성되며, 다른 대응 게이트 전극(15)은 게이트 산화막(14)을 통하여 그 내부에 형성된다. 주변 회로의 게이트 산화막(14)은 메모리 셀의 게이트 산화막(4)과 동시에 형성된다. 상술된 바와 같이, 주변 회로는 상기 메모리 셀을 구동하는데 효과적인 보상 MOS 트랜지스터로 구성된다.
상술된 바와 같이, 상기 제어 게이트 전극(7)은 부동 게이트 전극(5)의 전위 레벨을 제어하기 위한 P형 실리콘 기판(1)내에 형성되므로, 종래 기술 구조에서 고온(1050℃ 이상)으로 가열 처리공정에 의해 부동 게이트 전극위에 형성될 수 있는 제 2 게이트 산화막은 임시 고온 가열 처리 공정(1050℃ 이상)에 의해 발생될 수 있는 터널 산화막(6)에 대한 필름 유전질이 저하되지 않도록 제거될 수 있다.
본 발명에 따른 교대 기록 및 소거 동작의 반복 주기는 실선에 의해 제 3도에서 설명된다. 제 3 도에 도시된 바와 같이, 본 발명의 EEPROM의 확실성과 내구성은 기록 및 소거 특성과 관련하여 종래 기술의 EEPROM과 비교하여 매우 개선되어 있다.
본 발명의 EEPROM에서, 게이트 산화막은 메모리 셀 및 주변 회로에서 동시적으로 형성되며, 상기 제어 게이트 전극이 부동 게이트 전극의 형성후 고온 열적 산화 단계를 제거하기 위해서 반도체 기판내에 형성된다. 그와 같은 구성에 의하여, 터널 산화막의 필름실은 종래 구조와 비교하여 교대 기록 및 소거 동작의 가능한 반복 주기수를 증가하도록 개선될 수 있다.
마지막으로, 본 발명의 EEPROM의 제조 방법은 도면을 참조하여 서술되며 제 6A 도 내지 제 6C 도가 메모리 셀의 제조 단계를 도시하며 제 7A 도 내지 제 7C 도가 주변 회로의 제조 단계를 도시하며, 상기 메모리 셀과 주변 회로는 공통 반도체 기판에 서로 동시에 형성된다.
제 6A 도 및 제 7A 도를 참조하여, 상기 n 우물 영역(10) 및 필드 산화막(11)은 P형 실리콘 기판(1)에서 형성된다. 그때, 상기 게이트 산화막(4, 14)은 기판에 동시적으로 형성되며, 그후에 N+형 터널-드레인 영역(23)과 N+형 제어 게이트 전극(7)은 게이트 산화막하의 기판 표면 영역내에 형성된다.
다음, 제 6B 도 및 제 7B 도를 참조하여, 상기 게이트 전극 필름(4)은 N+형 터널-드레인 영역(23)과, N+형 제어 게이트 전극(7)에 걸쳐 그 부분을 제거하도록 선택적으로 에칭된다.
마지막으로, 제 6C 도 및 제 7C 도를 참조하여, 상기 터널 산화막(6)과 얇은 산화막(8)은 N+형 터널-드레인 영역(23)과 N+형 제어 게이트 전극(7)에 각각 동시적으로 형성된다. 그후에, 상기 부동 게이트 전극(5) 및 이웃한 트랜지스터 게이트 전극(15)은 메모리 셀내에 동시적으로 형성된다. 게다가, N+형 소스 영역(2, 12) 및 N+형 드레인 영역(3, 13)은 P형 실리콘 기판(1)의 P형 표면 영역에서 형성되며 P+형 소스 영역(16) 및 P+형 드레인 영역(17)은 n 우물 영역(10)내에 형성된다.

Claims (2)

  1. 게이트 절연형의 반도체 비휘발성 메모리에 있어서,
    반도체 소자 기판과,
    기판상에 비치된 게이트 산화막과, 상기 게이트 산화막상에 형성된 부동 게이트 전극과, 부동 게이트 전극의 레벨을 제어하기 위해서 상기 게이트 산화막하의 기판에 형성되어 있고 상기 산화막을 거쳐 부동 게어트 전극으로 분리되어 있는 제어 게이트 전극을 가짐으로써 메모리 셀의 기록 및 소거 동작을 실행하는 전기적으로 소거 가능한 프로그래머블 메모리 셀과,
    상기 동일 기판에 배치되어 있고 상기 서두에서 언급한 게이트 산화막과 동시적으로 형성된 다른 게이트 산화막을 가지는 게이트 절연형의 트랜지스터를 포함하는 주변 회로를 구비하는 것을 특징으로 하는 반도체 비휘발성 메모리.
  2. 제 1 항에 있어서,
    상기 트랜지스터가 상기 부동 게이트 전극과 동시적으로 상기 다른 게이트 산화막에 형성된 트랜지스터 게이트 전극을 가지는 것을 특징으로 하는 반도체 비휘발성 메모리.
KR1019890008165A 1988-06-15 1989-06-14 반도체 비소멸성 메모리 KR0138915B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP63147779A JPH02125470A (ja) 1988-06-15 1988-06-15 半導体不揮発性メモリ
JP63-147779 1988-06-15

Publications (2)

Publication Number Publication Date
KR910001763A KR910001763A (ko) 1991-01-31
KR0138915B1 true KR0138915B1 (ko) 1998-06-01

Family

ID=15437998

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890008165A KR0138915B1 (ko) 1988-06-15 1989-06-14 반도체 비소멸성 메모리

Country Status (3)

Country Link
EP (1) EP0347148A3 (ko)
JP (1) JPH02125470A (ko)
KR (1) KR0138915B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0471131B1 (en) * 1990-07-24 1999-02-03 STMicroelectronics S.r.l. Process for obtaining an N-channel single polysilicon level EPROM cell
DE69018832T2 (de) * 1990-12-31 1995-11-23 Sgs Thomson Microelectronics EEPROM-Zelle mit einschichtigem Metallgate und mit einem Lese-Interface des externen Schaltkreises, welches isoliert ist vom Schreib/Lösch-Interface des Programmierungsschaltkreises.
US5282161A (en) * 1990-12-31 1994-01-25 Sgs-Thomson Microelectronics S.R.L. Eeprom cell having a read interface isolated from the write/erase interface
JP4659662B2 (ja) * 1997-04-28 2011-03-30 ペグレ・セミコンダクターズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
KR100974729B1 (ko) * 2010-04-06 2010-08-06 주식회사신원 앙고라 헤어의 분리방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7500550A (nl) * 1975-01-17 1976-07-20 Philips Nv Halfgeleider-geheugeninrichting.
DE2916884C3 (de) * 1979-04-26 1981-12-10 Deutsche Itt Industries Gmbh, 7800 Freiburg Programmierbare Halbleiterspeicherzelle
US4404577A (en) * 1980-06-30 1983-09-13 International Business Machines Corp. Electrically alterable read only memory cell
JPS59155968A (ja) * 1983-02-25 1984-09-05 Toshiba Corp 半導体記憶装置
JPS60258968A (ja) * 1985-05-20 1985-12-20 Agency Of Ind Science & Technol 浮遊ゲート形不揮発性半導体メモリ
IT1198109B (it) * 1986-11-18 1988-12-21 Sgs Microelettronica Spa Cella di memoria eeprom a singolo livello di polisilicio con zona di ossido di tunnel

Also Published As

Publication number Publication date
KR910001763A (ko) 1991-01-31
JPH02125470A (ja) 1990-05-14
EP0347148A2 (en) 1989-12-20
EP0347148A3 (en) 1990-08-16

Similar Documents

Publication Publication Date Title
US5493138A (en) Single transistor non-volatile electrically alterable semiconductor memory device
US5029130A (en) Single transistor non-valatile electrically alterable semiconductor memory device
US5242848A (en) Self-aligned method of making a split gate single transistor non-volatile electrically alterable semiconductor memory device
US5572054A (en) Method of operating a single transistor non-volatile electrically alterable semiconductor memory device
US5284785A (en) Diffusionless source/drain conductor electrically-erasable, electrically-programmable read-only memory and methods for making and using the same
JPS637031B2 (ko)
KR100316089B1 (ko) 폴리터널스페이서를갖는완전특징고밀도"전기적으로소거가능하고프로그램가능한판독전용메모리(eeprom)"셀을제조하는방법
JPH0249026B2 (ko)
KR0144895B1 (ko) 불휘발성 기억장치의 제조방법
JPH06236974A (ja) 集積回路の製造方法と、この方法で製造された集積回路
JPS62291180A (ja) 電気的に変更できる持久記憶浮動ゲ−トメモリデバイス
KR0138915B1 (ko) 반도체 비소멸성 메모리
JP4252637B2 (ja) 不輝発性メモリ装置の製造方法
JP2002043448A (ja) 集積回路とメモリセルのトラップチャージ層のチャージ方法
KR19980055726A (ko) 플래쉬 메모리 소자 및 이를 이용한 프로그램, 소거 및 독출방법
JP2006319362A (ja) 分離トンネル窓を有する不揮発性半導体メモリセルの製造方法
US5324677A (en) Method of making memory cell and a peripheral circuit
JP3200107B2 (ja) 不揮発性メモリ・セル
KR19980055708A (ko) 플래쉬 메모리 셀
JP2713901B2 (ja) 不揮発性半導体記憶装置
JP2719641B2 (ja) 半導体不揮発メモリ
JPH026233B2 (ko)
JP3069358B2 (ja) 半導体集積回路装置
JP2696103B2 (ja) 半導体不揮発性メモリの製造方法
KR940004272B1 (ko) 이피롬 소자 및 제조방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19890614

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19940607

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 19890614

Comment text: Patent Application

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19971128

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19980223

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19980223

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20010215

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20020214

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20030205

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20040205

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20050204

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20060210

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20070208

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20080205

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20090209

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20100210

Start annual number: 13

End annual number: 13

PR1001 Payment of annual fee

Payment date: 20110208

Start annual number: 14

End annual number: 14

FPAY Annual fee payment

Payment date: 20120206

Year of fee payment: 15

PR1001 Payment of annual fee

Payment date: 20120206

Start annual number: 15

End annual number: 15

EXPY Expiration of term
PC1801 Expiration of term

Termination date: 20131022

Termination category: Expiration of duration