JP3069358B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置技術に関し、特に電気
的消去形の不揮発性メモリ（Electrically Erasable Pr
ogrammable Read Only Memory:以下、EEPROMという）に
適用して有効な技術に関するものである。
的消去形の不揮発性メモリ（Electrically Erasable Pr
ogrammable Read Only Memory:以下、EEPROMという）に
適用して有効な技術に関するものである。
EEPROMについては、例えば株式会社日刊工業新聞社発
行、「電子技術・1988年６月号」P122〜127に記載があ
り、FLOTOX（Floaging−gate tunnel oxide）形のEEPRO
Mセルの構造やフローティング・ゲートへの電子の注入
およびフローティング・ゲートからの電子の放出の機構
等について詳細に説明されている。
行、「電子技術・1988年６月号」P122〜127に記載があ
り、FLOTOX（Floaging−gate tunnel oxide）形のEEPRO
Mセルの構造やフローティング・ゲートへの電子の注入
およびフローティング・ゲートからの電子の放出の機構
等について詳細に説明されている。
FLOTOX形のEEPROMセルは、コントロール・ゲートの下
層に電子を保持させるためのフローティング・ゲートを
備える二層ゲート構造のメモリセルであり、フローティ
ング・ゲートとドレイン領域との間に絶縁膜の一部分に
形成された非常に薄い絶縁膜の領域（トンネル領域）を
介してＦ−Ｎ（Fowlor−Nordheim）電流と称するトンネ
ル電流を流し、フローティング・ゲートへの電子の注入
またはフローティング・ゲートからの電子の放出を行う
機構となっている。
層に電子を保持させるためのフローティング・ゲートを
備える二層ゲート構造のメモリセルであり、フローティ
ング・ゲートとドレイン領域との間に絶縁膜の一部分に
形成された非常に薄い絶縁膜の領域（トンネル領域）を
介してＦ−Ｎ（Fowlor−Nordheim）電流と称するトンネ
ル電流を流し、フローティング・ゲートへの電子の注入
またはフローティング・ゲートからの電子の放出を行う
機構となっている。
従来のFLOTOX形のEEPROMセルにおいて、フローティン
グ・ゲートに保持された電子を放出するには、例えばコ
ントロール・ゲートにGND電圧（0V）を印加し、ドレイ
ン電極に15V〜20Vの高電圧を印加することにより行って
いた。
グ・ゲートに保持された電子を放出するには、例えばコ
ントロール・ゲートにGND電圧（0V）を印加し、ドレイ
ン電極に15V〜20Vの高電圧を印加することにより行って
いた。
ところが、上記した従来のFLOTOX形のEEPROMセルの電
子の放出においては、次のような問題があることを本発
明者は見出した。
子の放出においては、次のような問題があることを本発
明者は見出した。
すなわち、フローティング・ゲートからの電子の放出
に際してドレイン電極に高電圧を印加するため、ドレイ
ン領域を形成するn+拡散層やn+/p接合部分に高電圧が印
加され、EEPROMセルが劣化してしまう問題があった。
に際してドレイン電極に高電圧を印加するため、ドレイ
ン領域を形成するn+拡散層やn+/p接合部分に高電圧が印
加され、EEPROMセルが劣化してしまう問題があった。
また、このため、従来は、EEPROMセルを高耐圧構造と
していたが、EEPROMセルの高耐圧構造化は、その微細化
を妨げ、半導体チップの面積を増大させる問題があっ
た。
していたが、EEPROMセルの高耐圧構造化は、その微細化
を妨げ、半導体チップの面積を増大させる問題があっ
た。
本発明は、上気した問題点に着目してなされたもので
あり、その目的は、半導体集積回路装置の信頼性を向上
させることのできる技術を提供することにある。
あり、その目的は、半導体集積回路装置の信頼性を向上
させることのできる技術を提供することにある。
また、本発明の他の目的は、半導体集積回路装置を小
形化することのできる技術を提供することである。
形化することのできる技術を提供することである。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。
本明細書の記述および添付図面から明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、次のとおりである。
概要を簡単に説明すれば、次のとおりである。
すなわち、本発明の半導体集積回路装置は、半導体領
域に形成された電気的に情報を記録・消去可能な不揮発
性メモリセルを有する半導体集積回路装置において、上
記メモリセルはコントロール・ゲート、フローティング
・ゲート、ソース領域およびドレイン領域を有し、上記
フローティング・ゲートから電子を放出するため、上記
コントロール・ゲートに接続されたワード線に上記半導
体領域に対して負の電圧が印加され、上記ドレイン領域
に上記半導体領域に対して正の電圧が印加され、上記正
の電圧を発生する第１の電圧発生回路と、上記負の電圧
を発生する第２の電圧発生回路を内蔵するものである。
域に形成された電気的に情報を記録・消去可能な不揮発
性メモリセルを有する半導体集積回路装置において、上
記メモリセルはコントロール・ゲート、フローティング
・ゲート、ソース領域およびドレイン領域を有し、上記
フローティング・ゲートから電子を放出するため、上記
コントロール・ゲートに接続されたワード線に上記半導
体領域に対して負の電圧が印加され、上記ドレイン領域
に上記半導体領域に対して正の電圧が印加され、上記正
の電圧を発生する第１の電圧発生回路と、上記負の電圧
を発生する第２の電圧発生回路を内蔵するものである。
［作用］ 上記した手段によれば、フローティング・ゲートから
の電子の放出に際して、コントロール・ゲートに印加す
る電圧の電位が従来のGND電位よりも下がることにな
る。したがって、コントロール・ゲートに印加する電圧
の電位が下がる分、ドレイン電極に印加する電圧の電位
を従来より下げても、フローティング・ゲートとドレイ
ン電極との間には、電子の放出に必要な電位差を確保す
ることができる。すなわち、フローティング・ゲートか
らの電子の放出に際して、ドレイン電極に印加する電圧
を従来よりも降圧することができるため、EEPROMセルの
劣化を防止することが可能となる。
の電子の放出に際して、コントロール・ゲートに印加す
る電圧の電位が従来のGND電位よりも下がることにな
る。したがって、コントロール・ゲートに印加する電圧
の電位が下がる分、ドレイン電極に印加する電圧の電位
を従来より下げても、フローティング・ゲートとドレイ
ン電極との間には、電子の放出に必要な電位差を確保す
ることができる。すなわち、フローティング・ゲートか
らの電子の放出に際して、ドレイン電極に印加する電圧
を従来よりも降圧することができるため、EEPROMセルの
劣化を防止することが可能となる。
また、ドレイン電極に印加する電圧を従来よりも降圧
することにより、EEPROMセルを高耐圧構造とする必要が
なくなるため、EEPROMセルを微細化することができ、半
導体集積回路装置を小形化することが可能となる。
することにより、EEPROMセルを高耐圧構造とする必要が
なくなるため、EEPROMセルを微細化することができ、半
導体集積回路装置を小形化することが可能となる。
第１図は本発明の一実施例である半導体集積回路装置
のEEPROMセルの断面および回路接続状態を模式的に示す
説明図、第２図はこの半導体集積回路装置のEEPROMセル
アレイを示す半導体基板の平面図、第３図はフローティ
ング・ゲートから電子を放出する際の回路接続状態を示
す説明図、第４図はフローティング・ゲートに電子を注
入する際の回路接続状態を示す説明図である。
のEEPROMセルの断面および回路接続状態を模式的に示す
説明図、第２図はこの半導体集積回路装置のEEPROMセル
アレイを示す半導体基板の平面図、第３図はフローティ
ング・ゲートから電子を放出する際の回路接続状態を示
す説明図、第４図はフローティング・ゲートに電子を注
入する際の回路接続状態を示す説明図である。
本実施例の半導体集積回路装置は、FLOTOX形のEEPROM
である。
である。
以下、本実施例のEEPROMセルアレイの平面構成を第２
図により説明する。なお、第２図においては、説明を簡
単にするため、フィールド絶縁膜以外の絶縁膜の図示は
省略する。
図により説明する。なお、第２図においては、説明を簡
単にするため、フィールド絶縁膜以外の絶縁膜の図示は
省略する。
例えばｐ形のシリコン（Si）単結晶からなる半導体基
板（以下、基板という）１には、例えばn+形拡散層から
なるソース領域２とドレイン領域３とが、EEPROMセルQm
毎に向かい合うように配置されている。
板（以下、基板という）１には、例えばn+形拡散層から
なるソース領域２とドレイン領域３とが、EEPROMセルQm
毎に向かい合うように配置されている。
ドレイン領域３は、SiO2等からなる島状のフィールド
絶縁膜４を介してEEPROMセルQm毎に分離されている。
絶縁膜４を介してEEPROMセルQm毎に分離されている。
各EEPROMセルQmのソース領域２とドレイン領域３との
間には、下層から順にフローティング・ゲート５とコン
トロール・ゲート６とが形成されており、これら二つの
ゲートと、ソース領域２およびドレイン領域３とによっ
て二層ゲート構造のMOS・FETが構成されている。
間には、下層から順にフローティング・ゲート５とコン
トロール・ゲート６とが形成されており、これら二つの
ゲートと、ソース領域２およびドレイン領域３とによっ
て二層ゲート構造のMOS・FETが構成されている。
フローティング・ゲート５は、電子を保持するための
ゲートであり、例えばポリSiからなり各EEPROMセルQmに
一つずつ形成されている。
ゲートであり、例えばポリSiからなり各EEPROMセルQmに
一つずつ形成されている。
また、コントロール・ゲート６は、フローティング・
ゲート５から電子を放出したり、フローティング・ゲー
ト５に電子を注入したりする制御用のゲートであり、例
えばフローティング・ゲート５と同じくポリSiからな
り、図の左右方向に配置され各EEPROMセルQmに共有さ
れ、ワード線WLを兼ねている。そして、一本のワード線
WLに接続された全てのEEPROMセルQmは、それらのソース
領域２が共有されている。
ゲート５から電子を放出したり、フローティング・ゲー
ト５に電子を注入したりする制御用のゲートであり、例
えばフローティング・ゲート５と同じくポリSiからな
り、図の左右方向に配置され各EEPROMセルQmに共有さ
れ、ワード線WLを兼ねている。そして、一本のワード線
WLに接続された全てのEEPROMセルQmは、それらのソース
領域２が共有されている。
ワード線WLを兼ねるコントロール・ゲート６の上層に
は、ワード線WLの延在する方向に対して直交する方向に
延在するデータ線DLが形成されている。データ線DLは、
例えばアルミニウム（Al）からなり、コンタクトホール
部７を介して各ドレイン領域３に電気的に接続されてい
る。そして、データ線DLの延在する方向に沿って並ぶ二
つのEEPROMセルQmは、それらのドレイン領域３が供給さ
れており、このドレイン領域３を中心として互いに鏡面
対象となるように配置されている。
は、ワード線WLの延在する方向に対して直交する方向に
延在するデータ線DLが形成されている。データ線DLは、
例えばアルミニウム（Al）からなり、コンタクトホール
部７を介して各ドレイン領域３に電気的に接続されてい
る。そして、データ線DLの延在する方向に沿って並ぶ二
つのEEPROMセルQmは、それらのドレイン領域３が供給さ
れており、このドレイン領域３を中心として互いに鏡面
対象となるように配置されている。
第１図は第２図のＩ−Ｉ線のEEPROMセルの断面図およ
び基板に形成された各回路とEEPROMセルの各電極との接
続状態を模式的に示す説明図である。
び基板に形成された各回路とEEPROMセルの各電極との接
続状態を模式的に示す説明図である。
基板１上には、SiO2等からなるゲート絶縁膜８が形成
されている。ゲート絶縁膜８において、ドレイン領域３
の上方には、絶縁膜の厚さが他の部分よりも薄いトンネ
ル領域8aが形成されている。
されている。ゲート絶縁膜８において、ドレイン領域３
の上方には、絶縁膜の厚さが他の部分よりも薄いトンネ
ル領域8aが形成されている。
ゲート絶縁膜８上面には、上記したフローティング・
ゲート５が形成されている。そして、フローティング・
ゲート５からの電子の放出やフローティング・ゲート５
への電子の注入は、ゲート絶縁膜８のトンネル領域8aを
介して行われるようになっている。
ゲート５が形成されている。そして、フローティング・
ゲート５からの電子の放出やフローティング・ゲート５
への電子の注入は、ゲート絶縁膜８のトンネル領域8aを
介して行われるようになっている。
フローティング・ゲート５の上面には、SiO2等からな
る絶縁膜９が形成されており、さらにその上面には上記
したコントロール・ゲート６が形成されている。
る絶縁膜９が形成されており、さらにその上面には上記
したコントロール・ゲート６が形成されている。
一方、本実施例においては、基板１のEEPROMセルアレ
イの形成された領域を除いた素子形成領域に、負電圧発
生回路10、高電圧発生回路11、低電圧発生回路12、GND
電源電圧回路13および切換回路14が形成されている。
イの形成された領域を除いた素子形成領域に、負電圧発
生回路10、高電圧発生回路11、低電圧発生回路12、GND
電源電圧回路13および切換回路14が形成されている。
負電圧発生回路10は、フローティング・ゲート５から
電子を放出する際に、コントロール・ゲート６に負の電
圧を印加するための回路である。
電子を放出する際に、コントロール・ゲート６に負の電
圧を印加するための回路である。
高電圧発生回路11は、フローティング・ゲート５に電
子を注入する際に、コントロール・ゲート６に高電圧を
印加するための回路である。
子を注入する際に、コントロール・ゲート６に高電圧を
印加するための回路である。
また、低電圧発生回路12は、フローティング・ゲート
５から電子を放出する際、ドレイン電極3aに低電圧を印
加するための回路である。
５から電子を放出する際、ドレイン電極3aに低電圧を印
加するための回路である。
なお、高電圧発生回路11および低電圧発生回路12を、
一つの回路として構成し、低電圧、高電圧を適宜出力で
きるようにしても良い。
一つの回路として構成し、低電圧、高電圧を適宜出力で
きるようにしても良い。
GND電源電圧回路13は、各電極へのGND電位の供給およ
びフローティング・ゲート５に電子を注入する際に、ド
レイン電極3aにGND電圧を印加するための回路である。
びフローティング・ゲート５に電子を注入する際に、ド
レイン電極3aにGND電圧を印加するための回路である。
切換回路14は、電子の注入および放出に応じて各回路
10〜13と、ドレイン電極3aおよびコントロール・ゲート
６との接続状態を切り換えるための回路である。
10〜13と、ドレイン電極3aおよびコントロール・ゲート
６との接続状態を切り換えるための回路である。
次に、このようなEEPROMにおけるデータの消去方法お
よび書き込み方法を第３図および第４図により説明す
る。なお、本実施例においては、例えばフローティング
・ゲートからの電子の放出をデータの消去とし、フロー
ティング・ゲートへの電子の注入をデータの書き込みと
する。
よび書き込み方法を第３図および第４図により説明す
る。なお、本実施例においては、例えばフローティング
・ゲートからの電子の放出をデータの消去とし、フロー
ティング・ゲートへの電子の注入をデータの書き込みと
する。
まず、データを消去する（フローティング・ゲート５
から電子を放出する）には、第３図に示すように、負電
圧発生回路10の出力端子を切換回路14を介してコントロ
ール・ゲート６に電気的に接続し、かつ低電圧発生回路
12の出力端子を切換回路14を介してドレイン電極3aに電
気的に接続する。
から電子を放出する）には、第３図に示すように、負電
圧発生回路10の出力端子を切換回路14を介してコントロ
ール・ゲート６に電気的に接続し、かつ低電圧発生回路
12の出力端子を切換回路14を介してドレイン電極3aに電
気的に接続する。
そして、例えばデータ消去にコントロール・ゲート６
とドレイン電極3aとの間に15V程度の電位差を必要とす
るならば、負電圧発生回路10からコントロール・ゲート
６に、例えば−8V程度の負の電圧を印加し、かつ低電圧
発生回路12からドレイン電極3aに、例えば7V程度の正の
低電圧を印加する。
とドレイン電極3aとの間に15V程度の電位差を必要とす
るならば、負電圧発生回路10からコントロール・ゲート
６に、例えば−8V程度の負の電圧を印加し、かつ低電圧
発生回路12からドレイン電極3aに、例えば7V程度の正の
低電圧を印加する。
このようにすると、コントロール・ゲート６とドレイ
ン電極3aとの間には、フローティング・ゲート５から電
子を放出するために必要な電位差（｜−8|＋７＝15V）
が確保されるので、フローティング・ゲート５に保持さ
れていた電子は、トンネル領域8aを介してドレイン領域
３側へ放出し、データの消去が行われる。
ン電極3aとの間には、フローティング・ゲート５から電
子を放出するために必要な電位差（｜−8|＋７＝15V）
が確保されるので、フローティング・ゲート５に保持さ
れていた電子は、トンネル領域8aを介してドレイン領域
３側へ放出し、データの消去が行われる。
すなわち、本実施例のEEPROMにおいては、データを消
去（フローティング・ゲート５から電子を放出）する際
に、コントロール・ゲート６に負の電圧を印加すること
により、ドレイン電極3aに印加する電圧を従来よりも例
えば８〜13Vも降圧することが可能となる。
去（フローティング・ゲート５から電子を放出）する際
に、コントロール・ゲート６に負の電圧を印加すること
により、ドレイン電極3aに印加する電圧を従来よりも例
えば８〜13Vも降圧することが可能となる。
また、データを書き込む（電子を注入する）には、第
４図に示すように、高電圧発生回路11の出力端子を切換
回路14を介してコントロール・ゲート６と電気的に接続
し、かつGND電源電圧回路13の出力端子を切換回路14を
介してドレイン電極3aと電気的に接続する。そして、高
電圧発生回路11からコントロール・ゲート６に、例えば
15〜20Vの高電圧を印加し、かつGND電源電圧回路13から
ドレイン電極3aにGND電圧（0V）を印加し、電子をドレ
イン領域３からトンネル領域8aを介してフローティング
・ゲート５に注入してデータを書き込む。
４図に示すように、高電圧発生回路11の出力端子を切換
回路14を介してコントロール・ゲート６と電気的に接続
し、かつGND電源電圧回路13の出力端子を切換回路14を
介してドレイン電極3aと電気的に接続する。そして、高
電圧発生回路11からコントロール・ゲート６に、例えば
15〜20Vの高電圧を印加し、かつGND電源電圧回路13から
ドレイン電極3aにGND電圧（0V）を印加し、電子をドレ
イン領域３からトンネル領域8aを介してフローティング
・ゲート５に注入してデータを書き込む。
このように本実施例によれば、基板１のEEPROMセルQm
が形成された領域を除く素子形成領域に負電圧発生回路
10を形成し、データを消去（フローティング・ゲート５
から電子を放出）する際、負電圧発生回路10で発生させ
た負の電圧をコントロール・ゲート６に印加することに
より、この際のコントロール・ゲート６に印加する電圧
の電位が従来よりも下がるため、ドレイン電極3aに印加
する電圧の電位を従来より下げても、フローティング・
ゲート５とドレイン電極3aとの間に、電子の放出に必要
な電位差を確保することができる。
が形成された領域を除く素子形成領域に負電圧発生回路
10を形成し、データを消去（フローティング・ゲート５
から電子を放出）する際、負電圧発生回路10で発生させ
た負の電圧をコントロール・ゲート６に印加することに
より、この際のコントロール・ゲート６に印加する電圧
の電位が従来よりも下がるため、ドレイン電極3aに印加
する電圧の電位を従来より下げても、フローティング・
ゲート５とドレイン電極3aとの間に、電子の放出に必要
な電位差を確保することができる。
したがって、データ消去（フローティング・ゲート５
からの電子の放出）に際し、ドレイン領域３を形成する
n+拡散層やn+/p接合部分に印加される電圧を従来よりも
大幅に降圧することができるため、EEPROMの信頼性を向
上させることが可能となる。
からの電子の放出）に際し、ドレイン領域３を形成する
n+拡散層やn+/p接合部分に印加される電圧を従来よりも
大幅に降圧することができるため、EEPROMの信頼性を向
上させることが可能となる。
また、ドレイン領域３に印加される電圧を従来よりも
大幅に降圧することができるため、EEPROMセルQmを高耐
圧構造とする必要がなくなる。このためEEPROMセルQmを
微細化することができ、EEPROMを小型化することが可能
となる。
大幅に降圧することができるため、EEPROMセルQmを高耐
圧構造とする必要がなくなる。このためEEPROMセルQmを
微細化することができ、EEPROMを小型化することが可能
となる。
以上、本発明者によってなされた発明を実施例に基づ
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
前記実施例においては、フローティング・ゲートへの
電子の注入に際して、コントロール・ゲートに高電圧を
印可した場合について説明したが、これに限定されるも
のではなく、例えばフローティング・ゲートへの電子の
注入に際して、負電圧発生回路から負電圧をドレイン電
極に印可し、低電圧発生回路から低電圧をコントロール
・ゲートに印可しても良い。この場合、高電圧発生回路
を必要としない。
電子の注入に際して、コントロール・ゲートに高電圧を
印可した場合について説明したが、これに限定されるも
のではなく、例えばフローティング・ゲートへの電子の
注入に際して、負電圧発生回路から負電圧をドレイン電
極に印可し、低電圧発生回路から低電圧をコントロール
・ゲートに印可しても良い。この場合、高電圧発生回路
を必要としない。
本願において開示される発明のうち、代表的なものに
よって得られる効果を簡単に説明すれば、下記のとおり
である。
よって得られる効果を簡単に説明すれば、下記のとおり
である。
すなわち、本発明の半導体集積回路装置は、フローテ
ィング・ゲートから電子を放出するため、コントロール
・ゲートに接続されたワード線に半導体領域に対して負
の電圧が印加され、ドレイン領域に上記半導体領域に対
して正の電圧が印加され、上記正の電圧を発生する第１
の電圧発生回路と、上記負の電圧を発生する第２の電圧
発生回路を内蔵することにより、フローティング・ゲー
トからの電子の放出に際して、コントロール・ゲートに
印加する電圧の電位が従来のGND電位よりも下がること
になる。したがって、コントロール・ゲートに印加する
電圧の電位が下がる分、ドレイン電極に印加する電圧の
電位を従来より下げても、フローティング・ゲートとド
レイン電極との間には、電子の放出に必要な電位差を確
保することができる。すなわち、フローティング・ゲー
トからの電子の放出に際して、ドレイン電極に印加する
電圧を従来よりも降圧することができるため、半導体集
積回路装置の信頼性を向上させることが可能となる。
ィング・ゲートから電子を放出するため、コントロール
・ゲートに接続されたワード線に半導体領域に対して負
の電圧が印加され、ドレイン領域に上記半導体領域に対
して正の電圧が印加され、上記正の電圧を発生する第１
の電圧発生回路と、上記負の電圧を発生する第２の電圧
発生回路を内蔵することにより、フローティング・ゲー
トからの電子の放出に際して、コントロール・ゲートに
印加する電圧の電位が従来のGND電位よりも下がること
になる。したがって、コントロール・ゲートに印加する
電圧の電位が下がる分、ドレイン電極に印加する電圧の
電位を従来より下げても、フローティング・ゲートとド
レイン電極との間には、電子の放出に必要な電位差を確
保することができる。すなわち、フローティング・ゲー
トからの電子の放出に際して、ドレイン電極に印加する
電圧を従来よりも降圧することができるため、半導体集
積回路装置の信頼性を向上させることが可能となる。
また、ドレイン電極に印加する電圧を従来よりも降圧
することができるため、EEPROMセルを高耐圧構造とする
必要がなくなる。このため、EEPROMセルを微細化するこ
とができ、半導体集積回路装置を小型化することが可能
となる。
することができるため、EEPROMセルを高耐圧構造とする
必要がなくなる。このため、EEPROMセルを微細化するこ
とができ、半導体集積回路装置を小型化することが可能
となる。
第１図は本発明の一実施例である半導体集積回路装置の
EEPROMセルの断面および回路接続状態を模式的に示す説
明図、 第２図はこの半導体集積回路装置のEEPROMセルアレイを
示す半導体基板の平面図、 第３図はフローティング・ゲートから電子を放出する際
の回路接続状態を示す説明図、 第４図はフローティング・ゲートに電子を注入する際の
回路接続状態を示す説明図である。 １……半導体基板、２……ソース領域、３……ドレイン
領域、3a……ドレイン電極、４……フィールド絶縁膜、
５……フローティング・ゲート、６……コントロール・
ゲート、７……コンタクトホール部、８……ゲート絶縁
部、8a……トンネル領域、９……絶縁膜、10……負電圧
発生回路、11……高電圧発生回路、12……低電圧発生回
路、13……GND電源電圧回路、14……切換回路、Qm……E
EPROMセル（電気的消去形の不揮発性メモリセル）。
EEPROMセルの断面および回路接続状態を模式的に示す説
明図、 第２図はこの半導体集積回路装置のEEPROMセルアレイを
示す半導体基板の平面図、 第３図はフローティング・ゲートから電子を放出する際
の回路接続状態を示す説明図、 第４図はフローティング・ゲートに電子を注入する際の
回路接続状態を示す説明図である。 １……半導体基板、２……ソース領域、３……ドレイン
領域、3a……ドレイン電極、４……フィールド絶縁膜、
５……フローティング・ゲート、６……コントロール・
ゲート、７……コンタクトホール部、８……ゲート絶縁
部、8a……トンネル領域、９……絶縁膜、10……負電圧
発生回路、11……高電圧発生回路、12……低電圧発生回
路、13……GND電源電圧回路、14……切換回路、Qm……E
EPROMセル（電気的消去形の不揮発性メモリセル）。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−181095（ＪＰ，Ａ) 特開 平３−219496（ＪＰ，Ａ) 特開 平２−5573（ＪＰ，Ａ) 特開 昭64−17299（ＪＰ，Ａ) 特開 昭62−119796（ＪＰ，Ａ) 特開 昭62−45182（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (11)
- 【請求項１】半導体領域に形成された電気的に情報を記
録・消去可能な不揮発性メモリセルを有する半導体集積
回路装置において、 上記メモリセルはコントロール・ゲート、フローティン
グ・ゲート、ソース領域およびドレイン領域を有し、 上記フローティング・ゲートから電子を放出するため、
上記コントロール・ゲートに接続されたワード線に上記
半導体領域に対して負の電圧が印加され、上記ドレイン
領域に上記半導体領域に対して正の電圧が印加され、 上記正の電圧を発生する第１の電圧発生回路と、上記負
の電圧を発生する第２の電圧発生回路を内蔵することを
特徴とする半導体集積回路装置。 - 【請求項２】上記正の電圧より絶対値の大きい正の高電
圧を発生する第３の電圧発生回路を内蔵することを特徴
とする請求項１記載の反動対集積回路装置。 - 【請求項３】上記負の電圧と正の高電圧を選択的に上記
メモリセルに供給する制御回路を有することを特徴とす
る請求項２記載の半導体集積回路装置。 - 【請求項４】上記半導体領域に対して同電位のGND電圧
を供給するGND電源電圧回路を内蔵することを特徴とす
る請求項１または２記載の半導体集積回路装置。 - 【請求項５】上記正の電圧とGND電圧を選択的に上記メ
モリセルに供給する制御回路を有することを特徴とする
請求項４記載の半導体集積回路装置。 - 【請求項６】半導体領域に形成された電気的に情報を記
録・消去可能な不揮発性メモリセルを有する半導体集積
回路装置において、 上記メモリセルはコントロール・ゲート、フローティン
グ・ゲート、該フローティング・ゲートから電子を放出
する電子放出領域を有し、 上記フローティング・ゲートから電子放出するため、上
記コントロール・ゲートに接続されたワード線に上記半
導体領域に対して負の電圧が印加され、上記半導体領域
に対して正の電圧が印加され、 上記正の電圧を発生する第１の電圧発生回路と、上記負
の電圧を発生する第２の電圧発生回路を内蔵することを
特徴とする半導体集積回路装置。 - 【請求項７】上記正の電圧より絶対値の大きい正の高電
圧を発生する第３の電圧発生回路を内蔵することを特徴
とする請求項６記載の半導体集積回路装置。 - 【請求項８】上記負の電圧と正の高電圧を選択的に上記
メモリセルに供給する制御回路を有することを特徴とす
る請求項７記載の半導体集積回路装置。 - 【請求項９】上記半導体領域に対して同電位のGND電圧
を供給するGND電源電圧回路を内蔵することを特徴とす
る請求項６または７記載の半導体集積回路装置。 - 【請求項１０】上記正の電圧とGND電圧を選択的に上記
メモリセルに供給する制御回路を有することを特徴とす
る請求項９記載の半導体集積回路装置。 - 【請求項１１】上記フローティング・ゲートの下の半導
体領域に形成されたチャネル領域、およびチャネル領域
の両端に位置する第１の領域および第２の領域を有し、 上記第１の領域または第２の領域のいずれかを上記電子
放出領域とすることを特徴とする請求項６乃至10のうち
のいずれかに記載の半導体集積回路装置。
Priority Applications (18)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21026289A JP3069358B2 (ja) | 1989-08-15 | 1989-08-15 | 半導体集積回路装置 |
| KR1019900012398A KR0150789B1 (ko) | 1989-08-15 | 1990-08-13 | 불휘발성 반도체 기억장치 |
| US08/249,899 US5844842A (en) | 1989-02-06 | 1994-05-26 | Nonvolatile semiconductor memory device |
| US08/457,761 US5917752A (en) | 1989-02-06 | 1995-06-01 | Nonvolatile semiconductor memory device |
| US08/456,797 US5781476A (en) | 1989-02-06 | 1995-06-01 | Nonvolatile semiconductor memory device |
| US08/470,212 US5991200A (en) | 1989-02-06 | 1995-06-06 | Nonvolatile semiconductor memory device |
| US08/720,007 US5949715A (en) | 1989-02-06 | 1996-09-27 | Nonvolatile semiconductor memory device |
| US08/720,060 US6016273A (en) | 1989-02-06 | 1996-09-27 | Nonvolatile semiconductor memory device |
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| US10/175,958 US6791882B2 (en) | 1989-02-06 | 2002-06-21 | Nonvolatile semiconductor memory device |
| US10/176,318 US6747902B2 (en) | 1989-02-06 | 2002-06-21 | Nonvolatile semiconductor memory apparatus |
| US10/837,984 US7020028B2 (en) | 1989-02-06 | 2004-05-04 | Nonvolatile semiconductor memory device |
| US10/837,593 US7099199B2 (en) | 1989-02-06 | 2004-05-04 | Nonvolatile semiconductor memory device |
| US11/476,745 US7372741B2 (en) | 1989-02-06 | 2006-06-29 | Nonvolatile memory apparatus having a processor and plural memories one or more of which is a nonvolatile memory having circuitry which performs an erase operation and an erase verify operation when the processor specifies the erase operation mode to the nonvolatile memory |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21026289A JP3069358B2 (ja) | 1989-08-15 | 1989-08-15 | 半導体集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10332156A Division JP3073725B2 (ja) | 1998-11-24 | 1998-11-24 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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ID=16586475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21026289A Expired - Lifetime JP3069358B2 (ja) | 1989-02-06 | 1989-08-15 | 半導体集積回路装置 |
Country Status (1)
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|---|---|
| JP (1) | JP3069358B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19526012C2 (de) * | 1995-07-17 | 1997-09-11 | Siemens Ag | Elektrisch lösch- und programmierbare nicht-flüchtige Speicherzelle |
| KR101734204B1 (ko) * | 2010-06-01 | 2017-05-12 | 삼성전자주식회사 | 프로그램 시퀀서를 포함하는 플래시 메모리 장치 및 시스템, 그리고 그것의 프로그램 방법 |
-
1989
- 1989-08-15 JP JP21026289A patent/JP3069358B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0374881A (ja) | 1991-03-29 |
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