JPH0451072B2 - - Google Patents
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- JPH0451072B2 JPH0451072B2 JP61189917A JP18991786A JPH0451072B2 JP H0451072 B2 JPH0451072 B2 JP H0451072B2 JP 61189917 A JP61189917 A JP 61189917A JP 18991786 A JP18991786 A JP 18991786A JP H0451072 B2 JPH0451072 B2 JP H0451072B2
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- gate electrode
- insulating film
- drain
- floating gate
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- 239000004065 semiconductor Substances 0.000 claims description 9
- 238000002347 injection Methods 0.000 claims description 4
- 239000007924 injection Substances 0.000 claims description 4
- 239000011229 interlayer Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 238000000926 separation method Methods 0.000 claims description 3
- 238000002513 implantation Methods 0.000 claims 1
- 230000014759 maintenance of location Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- 239000002184 metal Substances 0.000 description 1
Landscapes
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はMIS（Metal Insulater Semicon−
ductor）構造の浮遊ゲート型不揮発性メモリに関
する。
ductor）構造の浮遊ゲート型不揮発性メモリに関
する。
この発明は、浮遊ゲート電極端からドレイン領
域における半導体基板表面にチヤネルを設け、こ
のチヤネルの導電状態と浮遊ゲート電極の電位を
同一の制御ゲート電極でコントロールすることに
より、保持特性を改善した高集積可能な半導体不
揮発性メモリである。
域における半導体基板表面にチヤネルを設け、こ
のチヤネルの導電状態と浮遊ゲート電極の電位を
同一の制御ゲート電極でコントロールすることに
より、保持特性を改善した高集積可能な半導体不
揮発性メモリである。
従来の書込み効率が高く、低電圧書込み可能な
半導体不揮発性メモリの構造断面図を第２図に示
す。Ｐ型基板１の表面近傍に設けられたN+形の
ソース領域２及びドレイン領域３との間に、選択
ゲート絶縁膜５を介して選択ゲート電極６により
制御される第１チヤネル１１と、注入ゲート絶縁
膜７を介して浮遊ゲート電極１０により制御され
る第２チヤネル１２が構成されている。さらに浮
遊ゲート電極１０は層間絶縁膜９を介して制御ゲ
ート電極８と容量結合されている。
半導体不揮発性メモリの構造断面図を第２図に示
す。Ｐ型基板１の表面近傍に設けられたN+形の
ソース領域２及びドレイン領域３との間に、選択
ゲート絶縁膜５を介して選択ゲート電極６により
制御される第１チヤネル１１と、注入ゲート絶縁
膜７を介して浮遊ゲート電極１０により制御され
る第２チヤネル１２が構成されている。さらに浮
遊ゲート電極１０は層間絶縁膜９を介して制御ゲ
ート電極８と容量結合されている。
このメモリの動作原理を簡単に説明する。まず
制御ゲート電極８に書込み電圧VW（４〜8V）を
印加し、浮遊ゲート電極１０の電位を上げ第２チ
ヤネル１２をオン（強反転状態）させる。選択ゲ
ート電極６には第１チヤネルのしきい値電圧
（VTSG）より僅かに（0.1〜0.2V）高い電圧VTSG′）
を印加する。この状態でドレイン３に書込み信号
（5V）が印加されると、チヤネル電流が流れ、第
１チヤネル１１と第２チヤネル１２間の電位差で
キヤリアが加速されホツトエレクトロンを発生
し、薄い注入ゲート絶縁膜７を飛び越して浮遊ゲ
ート電極１０中に注入され、書込みが行われる。
消去は、紫外線消去法あるいは、消去電極を設け
Fowler−Nordheim電流を利用したトンネル電
流消去法により行う。
制御ゲート電極８に書込み電圧VW（４〜8V）を
印加し、浮遊ゲート電極１０の電位を上げ第２チ
ヤネル１２をオン（強反転状態）させる。選択ゲ
ート電極６には第１チヤネルのしきい値電圧
（VTSG）より僅かに（0.1〜0.2V）高い電圧VTSG′）
を印加する。この状態でドレイン３に書込み信号
（5V）が印加されると、チヤネル電流が流れ、第
１チヤネル１１と第２チヤネル１２間の電位差で
キヤリアが加速されホツトエレクトロンを発生
し、薄い注入ゲート絶縁膜７を飛び越して浮遊ゲ
ート電極１０中に注入され、書込みが行われる。
消去は、紫外線消去法あるいは、消去電極を設け
Fowler−Nordheim電流を利用したトンネル電
流消去法により行う。
このようなソース側に選択ゲート電極６を持つ
浮遊ゲート型メモリでは、ドレインには信号線Ｑ
が接続され、電源電圧VDD（5V）あるいはグラン
ド電位のいずれかの状態にある。浮遊ゲート電極
１０に電子が注入された状態でドレインにVDDが
長い時間印加されると、浮遊ゲート電極１０中の
電子がFowler−Nordheim電流機構によりドレ
インにリークしてしまい保持特性が悪くなる。最
も簡単な対策として、ドレイン側に絶縁用トラン
ジスタを直列に接続し、保持状態ではこのトラン
ジスタをオフし、ドレインに5Vがかからないよ
うにすれば良いが、セル面積が大きくなることと
書込み時のドレイン電圧がこのトランジスタの電
圧降下分だけ低くなるという問題がある。
浮遊ゲート型メモリでは、ドレインには信号線Ｑ
が接続され、電源電圧VDD（5V）あるいはグラン
ド電位のいずれかの状態にある。浮遊ゲート電極
１０に電子が注入された状態でドレインにVDDが
長い時間印加されると、浮遊ゲート電極１０中の
電子がFowler−Nordheim電流機構によりドレ
インにリークしてしまい保持特性が悪くなる。最
も簡単な対策として、ドレイン側に絶縁用トラン
ジスタを直列に接続し、保持状態ではこのトラン
ジスタをオフし、ドレインに5Vがかからないよ
うにすれば良いが、セル面積が大きくなることと
書込み時のドレイン電圧がこのトランジスタの電
圧降下分だけ低くなるという問題がある。
一方、ドレインの不純物濃度を低くすると薄い
酸化膜中の電界強度を緩和させることができるの
で、従来は第２図に示すようなＮ−ドレイン領域
４を設けたLDD（Lightly Doped Drain）構造
を採用することにより保持特性を改善している
（神谷，小島，田中，林「LDD構造による不揮発
性メモリの保持特性の改良」第31回応用物理学関
係 連合講演会予稿集1P−Ｅ−13，1984年）。
酸化膜中の電界強度を緩和させることができるの
で、従来は第２図に示すようなＮ−ドレイン領域
４を設けたLDD（Lightly Doped Drain）構造
を採用することにより保持特性を改善している
（神谷，小島，田中，林「LDD構造による不揮発
性メモリの保持特性の改良」第31回応用物理学関
係 連合講演会予稿集1P−Ｅ−13，1984年）。
しかし、LDD構造のN-ドレイン領域４の不純
物濃度を下げすぎると、ドレイン抵抗が高くな
り、書込み時に、ドレイン領域での電位降下によ
り書込み効率が低下したり、読出し時のドレイン
電流が制限される等により設計が難しいという問
題があつた。
物濃度を下げすぎると、ドレイン抵抗が高くな
り、書込み時に、ドレイン領域での電位降下によ
り書込み効率が低下したり、読出し時のドレイン
電流が制限される等により設計が難しいという問
題があつた。
この発明は、上述の点に鑑みなされたもので、
浮遊ゲート電極端からドレインにかけてチヤネル
を設け、制御ゲート電極によりこのチヤネルの導
電状態を制御するものである。
浮遊ゲート電極端からドレインにかけてチヤネル
を設け、制御ゲート電極によりこのチヤネルの導
電状態を制御するものである。
浮遊ゲート電極とドレインが絶縁用チヤネルに
よつて電気的に分離されるので、浮遊ゲート電極
からのトンネルリーク電流を抑えることができ、
保持特性が改善される。
よつて電気的に分離されるので、浮遊ゲート電極
からのトンネルリーク電流を抑えることができ、
保持特性が改善される。
第１図に、この発明の実施例である不揮発性メ
モリの構造断面図を示す。第２図のLDD構造の
メモリと比較してN-ドレイン領域４の代わりに、
分離ゲート絶縁膜１４と制御ゲート電極８より成
る第３チヤネル１３を形成している点が異なる。
制御ゲート電極８は層間絶縁膜９を介して浮遊ゲ
ート電極と容量結合している。第１図のこの発明
の実施例のセル面積は、制御ゲートをオーバーラ
ツプさせるだけなので、第２図の従来のLDD構
造のセル面積とほとんど同じである。
モリの構造断面図を示す。第２図のLDD構造の
メモリと比較してN-ドレイン領域４の代わりに、
分離ゲート絶縁膜１４と制御ゲート電極８より成
る第３チヤネル１３を形成している点が異なる。
制御ゲート電極８は層間絶縁膜９を介して浮遊ゲ
ート電極と容量結合している。第１図のこの発明
の実施例のセル面積は、制御ゲートをオーバーラ
ツプさせるだけなので、第２図の従来のLDD構
造のセル面積とほとんど同じである。
この発明の不揮発性メモリは第１チヤネルと第
３チヤネルのしきい値電圧により３つの型があ
る。すなわち、第１，第３チヤネルともエンハン
スメント形の場合と、第１チヤネルがエンハンス
メント形で第３チヤネルがデプリーシヨン形の場
合と、第１チヤネルがデプリーシヨン形で第３チ
ヤネルがエンハンスメント形の場合である。
３チヤネルのしきい値電圧により３つの型があ
る。すなわち、第１，第３チヤネルともエンハン
スメント形の場合と、第１チヤネルがエンハンス
メント形で第３チヤネルがデプリーシヨン形の場
合と、第１チヤネルがデプリーシヨン形で第３チ
ヤネルがエンハンスメント形の場合である。
従来とこの発明の３つの実施例について、書込
み／読出し時のバイアスパルスのタイムチヤート
の一例を第３図ａ〜ｄに示す。
み／読出し時のバイアスパルスのタイムチヤート
の一例を第３図ａ〜ｄに示す。
第３図ａは従来のLDD構造のもので、通常動
作（WORK）時は選択ゲート電極（略号SG）及
び制御ゲート電極（略号CG）はグランド電位で
ドレインには5Vあるいは0Vの書込み信号Ｑが印
加されている。書込み時（WRITE）時は選択ゲ
ート電極に第１チヤネルのしきい値電圧よりわず
かに高い電圧VTS′G、制御ゲート電極に書込み電
圧VWを印加する。Ｑ＝Ｈ（5V）の場合はチヤネ
ル電流が流れ、浮遊ゲート電極中に電子が注入さ
れる。Ｑ＝Ｌ（0V）の場合は、チヤネル電流が流
れず電子の注入が行われない。書込み後の通常動
作時にＱ＝Ｈの状態で長い時間ドレインに5Vが
かかると、浮遊ゲート電極中の電子がドレインに
リークする。電源切断（POWER OFF）後の読
出し（RECALL）は選択ゲート電極に5Vを印加
し、第１チヤネルを完全にオン状態とする。制御
ゲート電極はグランド電位とし、浮遊ゲート電極
中に電子が注入されていれば、第２チヤネルはオ
フ状態なのでドレインの電位が上がつてもドレイ
ン電流は流れない。電子が注入されていなけれ
ば、第２チヤネルはオン状態なので、ドレイン電
流が流れる。
作（WORK）時は選択ゲート電極（略号SG）及
び制御ゲート電極（略号CG）はグランド電位で
ドレインには5Vあるいは0Vの書込み信号Ｑが印
加されている。書込み時（WRITE）時は選択ゲ
ート電極に第１チヤネルのしきい値電圧よりわず
かに高い電圧VTS′G、制御ゲート電極に書込み電
圧VWを印加する。Ｑ＝Ｈ（5V）の場合はチヤネ
ル電流が流れ、浮遊ゲート電極中に電子が注入さ
れる。Ｑ＝Ｌ（0V）の場合は、チヤネル電流が流
れず電子の注入が行われない。書込み後の通常動
作時にＱ＝Ｈの状態で長い時間ドレインに5Vが
かかると、浮遊ゲート電極中の電子がドレインに
リークする。電源切断（POWER OFF）後の読
出し（RECALL）は選択ゲート電極に5Vを印加
し、第１チヤネルを完全にオン状態とする。制御
ゲート電極はグランド電位とし、浮遊ゲート電極
中に電子が注入されていれば、第２チヤネルはオ
フ状態なのでドレインの電位が上がつてもドレイ
ン電流は流れない。電子が注入されていなけれ
ば、第２チヤネルはオン状態なので、ドレイン電
流が流れる。
このように、浮遊ゲート電極中への電子の注入
の有無に対応したドレイン電流の変化により読出
しが行われる。
の有無に対応したドレイン電流の変化により読出
しが行われる。
第３図ｂは、この発明の第１，第３チヤネルが
共にエンハンスメント形の場合で、書込み時のバ
イアスパルスは従来と同じである。読出し時は、
第３チヤネルのしきい値電圧VTCGよりも0.5V程
度高い電圧VTC′Gを制御ゲート電極に印加し、第
３チヤネルをオンさせている。書込み，読出し時
以外は制御ゲート電極はグランド電位なので第２
チヤネルのドレイン側に5Vが印加されることは
ない。
共にエンハンスメント形の場合で、書込み時のバ
イアスパルスは従来と同じである。読出し時は、
第３チヤネルのしきい値電圧VTCGよりも0.5V程
度高い電圧VTC′Gを制御ゲート電極に印加し、第
３チヤネルをオンさせている。書込み，読出し時
以外は制御ゲート電極はグランド電位なので第２
チヤネルのドレイン側に5Vが印加されることは
ない。
第３図ｃは、この発明の第１チヤネルがエンハ
ンスメント形で第３チヤネルがデプリーシヨンの
場合である。書込み，読出し時のバイアスパルス
は従来と全く同じであるが、書込み時に第３チヤ
ネルが完全にオン状態になるので、ドレインでの
電位降下は従来のものより小さくできる。保持特
性は第３チヤネルのデプレツシヨン抵抗により薄
い酸化膜にかかる電界を緩和するので従来の
LDD構造のものとほぼ同じである。
ンスメント形で第３チヤネルがデプリーシヨンの
場合である。書込み，読出し時のバイアスパルス
は従来と全く同じであるが、書込み時に第３チヤ
ネルが完全にオン状態になるので、ドレインでの
電位降下は従来のものより小さくできる。保持特
性は第３チヤネルのデプレツシヨン抵抗により薄
い酸化膜にかかる電界を緩和するので従来の
LDD構造のものとほぼ同じである。
第３図ｄはこの発明の第１チヤネルがデプリー
シヨン形で第３チヤネルがエンハンスメント形の
場合である。第１チヤネルのしきい値によりチヤ
ネル電流が決まるので、書込み時のVTSG′という
駆動パルスが不要である。読出し時の動作は第３
図ｂと同様である。パルス用の定電位源としては
VTSG′の方がVTCG′より高い電圧精度が必要なので
VTSG′が不要となれば周辺回路としては大幅に簡
略化できる。
シヨン形で第３チヤネルがエンハンスメント形の
場合である。第１チヤネルのしきい値によりチヤ
ネル電流が決まるので、書込み時のVTSG′という
駆動パルスが不要である。読出し時の動作は第３
図ｂと同様である。パルス用の定電位源としては
VTSG′の方がVTCG′より高い電圧精度が必要なので
VTSG′が不要となれば周辺回路としては大幅に簡
略化できる。
以上述べた通り、この発明の第３チヤネルを設
け制御ゲート電極で制御することにより、セル面
積を増加させることなく、保持特性の改善，ドレ
イン電圧降下の低減，あるいは、周辺回路の簡略
化の効果がある。
け制御ゲート電極で制御することにより、セル面
積を増加させることなく、保持特性の改善，ドレ
イン電圧降下の低減，あるいは、周辺回路の簡略
化の効果がある。
第１図はこの発明の分離チヤネルを用いた不揮
発性メモリの構造断面図、第２図は従来のLDD
を用いた不揮発性メモリの構造断面図、第３図は
書込み／読出し時のバイアスパルスのタイムチヤ
ート示す。 １…Ｐ基板、２…N+ソース領域、３…N+ドレ
イン領域、４…N-ドレイン領域、５…選択ゲー
ト絶縁膜、６…選択ゲート電極、７…注入ゲート
絶縁膜、８…制御ゲート電極、９…層間絶縁膜、
１０…浮遊ゲート電極、１１…第１チヤネル、１
２…第２チヤネル、１３…第３チヤネル、１４…
分離ゲート絶縁膜。
発性メモリの構造断面図、第２図は従来のLDD
を用いた不揮発性メモリの構造断面図、第３図は
書込み／読出し時のバイアスパルスのタイムチヤ
ート示す。 １…Ｐ基板、２…N+ソース領域、３…N+ドレ
イン領域、４…N-ドレイン領域、５…選択ゲー
ト絶縁膜、６…選択ゲート電極、７…注入ゲート
絶縁膜、８…制御ゲート電極、９…層間絶縁膜、
１０…浮遊ゲート電極、１１…第１チヤネル、１
２…第２チヤネル、１３…第３チヤネル、１４…
分離ゲート絶縁膜。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板表面部分に互いに間
隔をおいて設けられ、前記第１導電型と異なる第
２導電型のソース及びドレイン領域と、前記ソー
ス領域から前記ドレイン領域にかけてチヤネル電
流を導く為に直列に接続して設けられた第１から
第３のチヤネル領域と、前記第１チヤネル上に設
けられた選択ゲート絶縁膜と、前記第２チヤネル
上に設けられた注入ゲート絶縁膜と、前記第３チ
ヤネル上に設けられた分離ゲート絶縁膜と、前記
注入ゲート絶縁膜上に設けられた浮遊ゲート電極
と、前記浮遊ゲート電極上の層間絶縁膜と、前記
選択ゲート絶縁膜上に設けられた選択ゲート電極
と、前記浮遊ゲート電極上から前記分離ゲート絶
縁膜上にかけて設けた制御ゲート電極から成り、
第１チヤネル領域と第２チヤネル領域の境界部か
ら注入ゲート絶縁膜を介して浮遊ゲート電極の端
部にチヤネル電流の一部を注入する事により情報
の書き込みを行うとともに、情報の書き込み及び
読み取り時を除いて第３チヤネル領域を制御ゲー
ト電極により遮断し浮遊ゲート電極とドレイン領
域を電気的に分離する構造を有する半導体不揮発
性メモリ。 ２ 前記第１チヤネルがエンハンスメント形で、
前記第３チヤネルがデプリーシヨン形であること
を特徴とする特許請求の範囲第１項記載の半導体
不揮発性メモリ。 ３ 前記第１チヤネルがデプリーシヨン形で、前
記第３チヤネルがエンハンスメント形であること
を特徴とする特許請求の範囲第１項記載の半導体
不揮発性メモリ。 ４ 前記第１チヤネルと前記第３チヤネルがエン
ハンスメント形であることを特徴とする特許請求
の範囲第１項記載の半導体不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18991786A JPS6345862A (ja) | 1986-08-13 | 1986-08-13 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18991786A JPS6345862A (ja) | 1986-08-13 | 1986-08-13 | 半導体不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6345862A JPS6345862A (ja) | 1988-02-26 |
| JPH0451072B2 true JPH0451072B2 (ja) | 1992-08-18 |
Family
ID=16249371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18991786A Granted JPS6345862A (ja) | 1986-08-13 | 1986-08-13 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6345862A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0797608B2 (ja) * | 1988-10-19 | 1995-10-18 | 株式会社東芝 | 不揮発性半導体メモリおよびその製造方法 |
| JP2602575B2 (ja) * | 1990-07-06 | 1997-04-23 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| US5422504A (en) * | 1994-05-02 | 1995-06-06 | Motorola Inc. | EEPROM memory device having a sidewall spacer floating gate electrode and process |
| KR100614644B1 (ko) * | 2004-12-30 | 2006-08-22 | 삼성전자주식회사 | 비휘발성 기억소자, 그 제조방법 및 동작 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147928A (en) * | 1975-06-13 | 1976-12-18 | Nec Corp | Non-volatile semiconductor memory |
| JPS61265869A (ja) * | 1985-05-14 | 1986-11-25 | ザイコ−ル・インコ−ポレ−テツド | 電気的に変更可能な不揮発性フローティングゲートデバイス及び集積回路メモリデバイス |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5718769Y2 (ja) * | 1975-12-31 | 1982-04-20 |
-
1986
- 1986-08-13 JP JP18991786A patent/JPS6345862A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147928A (en) * | 1975-06-13 | 1976-12-18 | Nec Corp | Non-volatile semiconductor memory |
| JPS61265869A (ja) * | 1985-05-14 | 1986-11-25 | ザイコ−ル・インコ−ポレ−テツド | 電気的に変更可能な不揮発性フローティングゲートデバイス及び集積回路メモリデバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6345862A (ja) | 1988-02-26 |
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| JPH07112018B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
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