JPS6345862A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JPS6345862A JPS6345862A JP18991786A JP18991786A JPS6345862A JP S6345862 A JPS6345862 A JP S6345862A JP 18991786 A JP18991786 A JP 18991786A JP 18991786 A JP18991786 A JP 18991786A JP S6345862 A JPS6345862 A JP S6345862A
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- gate electrode
- insulating film
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- gate insulating
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000002347 injection Methods 0.000 claims abstract description 7
- 239000007924 injection Substances 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 239000011229 interlayer Substances 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims 2
- 238000000034 method Methods 0.000 abstract description 2
- 230000014759 maintenance of location Effects 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＭ Ｉ Ｓ （Ｍｅｔａｌ Ｉｎ５ｕｌａｔ
ｅｒ Ｓｅ＋ｌ１ｉｃｏｎ−ｄｕｃｔｏｒ）構造の浮遊
ゲート型不揮発性メモリに関する。
ｅｒ Ｓｅ＋ｌ１ｉｃｏｎ−ｄｕｃｔｏｒ）構造の浮遊
ゲート型不揮発性メモリに関する。
この発明は、浮遊ゲート電極端からドレイン領域におけ
る半導体基板表面にチャネルを設け、このチャネルの導
電状態と浮遊ゲート電極の電位を同−の制御ゲート電極
でコントロールすることにより、保持特性を改善した高
集積可能な半導体不揮発性メモリである。
る半導体基板表面にチャネルを設け、このチャネルの導
電状態と浮遊ゲート電極の電位を同−の制御ゲート電極
でコントロールすることにより、保持特性を改善した高
集積可能な半導体不揮発性メモリである。
従来の書込み効率が高く、低電圧書込み可能な半導体不
揮発性メモリの構造断面図を第２図に示す。Ｐ型基板１
の表面近傍に設けられたＮ°形のソース領域２及びドレ
イン領域３との間に、選択ゲート絶縁膜５を介して選択
ゲート電極６により制御される第１チャネル１）と、注
入ゲート絶縁膜７を介して浮遊ゲート電極１０により制
御される第２チャネル１２が構成されている。さらに浮
遊ゲート型ｉ１０は層間絶縁膜９を介して制御ゲート電
極８と容量結合されている。
揮発性メモリの構造断面図を第２図に示す。Ｐ型基板１
の表面近傍に設けられたＮ°形のソース領域２及びドレ
イン領域３との間に、選択ゲート絶縁膜５を介して選択
ゲート電極６により制御される第１チャネル１）と、注
入ゲート絶縁膜７を介して浮遊ゲート電極１０により制
御される第２チャネル１２が構成されている。さらに浮
遊ゲート型ｉ１０は層間絶縁膜９を介して制御ゲート電
極８と容量結合されている。
このメモリの動作原理を節単に説明する。まず制御ゲー
ト電極８に書込み電圧Ｖｗ（４〜８Ｖ）を印加し、浮遊
ゲート電極１０の電位を上げ第２チャネル１２をオン（
強反転状態）させる０選択ゲート電極６には第１チャネ
ルのしきい値電圧（Ｖｙｓｃ ）より僅かに（０６１〜
０．２Ｖ）高い電圧Ｖｙｓｓ’）を印加する。この状態
でドレイン３に書込み信号（５■）が印加されると、チ
ャネル電流が流れ、第１チャネル１）と第２チャネル１
２間の電位差でキャリアが加速されホットエレクトロン
を発生し、薄い注入ゲート絶縁膜７を飛び越して浮遊ゲ
ート電極ｌＯ中に注入され、書込みが行われる。消去は
、紫外線消去法あるいは、消去電極を設けＦｏｗｌｅｒ
−Ｎｏｒｄｈｅｉｉ＋電流を利用したトンネル電流消去
法により行う。
ト電極８に書込み電圧Ｖｗ（４〜８Ｖ）を印加し、浮遊
ゲート電極１０の電位を上げ第２チャネル１２をオン（
強反転状態）させる０選択ゲート電極６には第１チャネ
ルのしきい値電圧（Ｖｙｓｃ ）より僅かに（０６１〜
０．２Ｖ）高い電圧Ｖｙｓｓ’）を印加する。この状態
でドレイン３に書込み信号（５■）が印加されると、チ
ャネル電流が流れ、第１チャネル１）と第２チャネル１
２間の電位差でキャリアが加速されホットエレクトロン
を発生し、薄い注入ゲート絶縁膜７を飛び越して浮遊ゲ
ート電極ｌＯ中に注入され、書込みが行われる。消去は
、紫外線消去法あるいは、消去電極を設けＦｏｗｌｅｒ
−Ｎｏｒｄｈｅｉｉ＋電流を利用したトンネル電流消去
法により行う。
このようなソース側に選択ゲート電極６を持つ浮遊ゲー
ト型メモリでは、ドレインには信号線Ｑが接続され、電
源電圧ＶＤｎ（５Ｖ）あるいはグランド電位のいずれか
の状態にある。浮遊ゲート電極１０に電子が注入された
状態でドレインにＶ、が長い時間印加されると、浮遊ゲ
ート電極１０中の電子がＦｏ＠１ｅｒ−Ｎｏｒｄｈｅｉ
＋ａ電流機構によりドレインにリークしてしまい保持特
性が悪くなる。最も簡単な対策として、ドレイン側に絶
縁用トランジスタを直列に接続し、保持状態ではこのト
ランジスタをオフし、ドレインに５■がかからないよう
にすれば良いが、セル面積が大きくなることと書込み時
のドレイン電圧がこのトランジスタの電圧降下分だけ低
くなるという問題がある。
ト型メモリでは、ドレインには信号線Ｑが接続され、電
源電圧ＶＤｎ（５Ｖ）あるいはグランド電位のいずれか
の状態にある。浮遊ゲート電極１０に電子が注入された
状態でドレインにＶ、が長い時間印加されると、浮遊ゲ
ート電極１０中の電子がＦｏ＠１ｅｒ−Ｎｏｒｄｈｅｉ
＋ａ電流機構によりドレインにリークしてしまい保持特
性が悪くなる。最も簡単な対策として、ドレイン側に絶
縁用トランジスタを直列に接続し、保持状態ではこのト
ランジスタをオフし、ドレインに５■がかからないよう
にすれば良いが、セル面積が大きくなることと書込み時
のドレイン電圧がこのトランジスタの電圧降下分だけ低
くなるという問題がある。
一方、ドレインの不純物濃度を低くすると薄い酸化膜中
の電界強度を緩和させることができるので、従来は第２
図に示すようなＮ−ドレイン領域４を設けたＬ Ｄ Ｄ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を
採用することにより保持特性を改善している（神谷、小
島、田中、林ｒＬＤＤ構造による不揮発性メモリの保持
特性の改良」第３１回応用物理学関係連合講演会予稿集
Ｉ Ｐ −Ｂ−１３，１９８４年）。
の電界強度を緩和させることができるので、従来は第２
図に示すようなＮ−ドレイン領域４を設けたＬ Ｄ Ｄ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を
採用することにより保持特性を改善している（神谷、小
島、田中、林ｒＬＤＤ構造による不揮発性メモリの保持
特性の改良」第３１回応用物理学関係連合講演会予稿集
Ｉ Ｐ −Ｂ−１３，１９８４年）。
しかし、ＬＤＤ構造のＮ−ドレイン領域４の不純物濃度
を下げすぎると、ドレイン抵抗が高（なり、書込み時に
、ドレイン領域での電位降下により書込み効率が低下し
たり、続出し時のドレイン電流が制限される等により設
計が難しいという問題があった。
を下げすぎると、ドレイン抵抗が高（なり、書込み時に
、ドレイン領域での電位降下により書込み効率が低下し
たり、続出し時のドレイン電流が制限される等により設
計が難しいという問題があった。
この発明は、上述の点に鑑みなされたもので、浮遊ゲー
ト電極端からドレインにかけてチャネルを設け、制御ゲ
ート電極によりこのチャネルの導電状態を制御するもの
である。
ト電極端からドレインにかけてチャネルを設け、制御ゲ
ート電極によりこのチャネルの導電状態を制御するもの
である。
浮遊ゲート電極とドレインが絶縁用チャネルによって電
気的に分離されるので、浮遊ゲート電極からのトンネル
リーク電流を抑えることができ、保持特性が改善される
。
気的に分離されるので、浮遊ゲート電極からのトンネル
リーク電流を抑えることができ、保持特性が改善される
。
第１図に、この発明の実施例である不揮発性メモリの構
造断面図を示す、第２図のＬＤＤ構造のメモリと比較し
てＮ−ドレイン領域４の代わりに、分離ゲート絶縁膜１
４と制御ゲート電極８より成る第３チャネル１３を形成
している点が異なる。制御ゲート電極８は層間絶縁膜９
を介して浮遊ゲート電極と容量結合している。第１図の
この発明の実施例のセル面積は、制御ゲートをオーバー
ランプさせるだけなので、第２図の従来のＬＤＤ構造の
セル面積とほとんど同じである。
造断面図を示す、第２図のＬＤＤ構造のメモリと比較し
てＮ−ドレイン領域４の代わりに、分離ゲート絶縁膜１
４と制御ゲート電極８より成る第３チャネル１３を形成
している点が異なる。制御ゲート電極８は層間絶縁膜９
を介して浮遊ゲート電極と容量結合している。第１図の
この発明の実施例のセル面積は、制御ゲートをオーバー
ランプさせるだけなので、第２図の従来のＬＤＤ構造の
セル面積とほとんど同じである。
この発明の不揮発性メモリは第１チャネルと第３チャネ
ルのしきい値電圧により３つの型がある。
ルのしきい値電圧により３つの型がある。
すなわち、第１．第３チャネルともエンハンスメント形
の場合と、第１チャネルがエンハンスメント形で第３チ
ャネルがデプリーション形の場合と、第１チャネルがデ
プリーション形で第３チャネルがエンハンスメント形の
場合である。
の場合と、第１チャネルがエンハンスメント形で第３チ
ャネルがデプリーション形の場合と、第１チャネルがデ
プリーション形で第３チャネルがエンハンスメント形の
場合である。
従来とこの発明の３つの実施例について、書込み／続出
し時のバイアスパルスのタイムチャートの一例を第３図
ｆａｔ〜［ｄ＋に示す。
し時のバイアスパルスのタイムチャートの一例を第３図
ｆａｔ〜［ｄ＋に示す。
第３図ｉａｌは従来のＬＤＤ構造のもので、通常動作（
ＷＯＲＫ）時は選択ゲート電極（略号ＳＧ）及び制御ゲ
ート電極（略号ＣＧ）はグランド電位でドレインには５
■あるいはＱＶの書込み信号Ｑが印加されている。書込
み時（ＷＲＩＴＥ）時は選択ゲート電極に第１チャネル
のしきい値電圧よりわずかに高い電圧ｖＴＳ ’ Ｇ
％制御ゲート電極に書込み電圧Ｖ。を印加する。Ｑ−Ｈ
（５Ｖ）の場合はチャネル電流が流れ、浮遊ゲート電極
中に電子が注入される。Ｑ−Ｌ （ＯＶ）の場合は、チ
ャネル電流が流れず電子の注入が行われない、書込み後
の通常動作時にＱ＝Ｈの状態で長い時間ドレインに５■
がかかると、浮遊ゲート電極中の電子がドレインにリー
クする。電源切断（ＰＯＷＥＲ０ＦＦ）後の読出しくＲ
ＥＣＡＬＬ）は選択ゲート電極に５■を印加し、第１チ
ャネルを完全にオン状態とする。制御ゲート電極はグラ
ンド電位とし、浮遊ゲート電極中に電子が注入されてい
れば、第２チャネルはオフ状態なのでドレインの電位が
上がってもドレイン電流は流れない。電子が注入されて
いなければ、第２チャネルはオン状態なので、ドレイン
電流が流れる。
ＷＯＲＫ）時は選択ゲート電極（略号ＳＧ）及び制御ゲ
ート電極（略号ＣＧ）はグランド電位でドレインには５
■あるいはＱＶの書込み信号Ｑが印加されている。書込
み時（ＷＲＩＴＥ）時は選択ゲート電極に第１チャネル
のしきい値電圧よりわずかに高い電圧ｖＴＳ ’ Ｇ
％制御ゲート電極に書込み電圧Ｖ。を印加する。Ｑ−Ｈ
（５Ｖ）の場合はチャネル電流が流れ、浮遊ゲート電極
中に電子が注入される。Ｑ−Ｌ （ＯＶ）の場合は、チ
ャネル電流が流れず電子の注入が行われない、書込み後
の通常動作時にＱ＝Ｈの状態で長い時間ドレインに５■
がかかると、浮遊ゲート電極中の電子がドレインにリー
クする。電源切断（ＰＯＷＥＲ０ＦＦ）後の読出しくＲ
ＥＣＡＬＬ）は選択ゲート電極に５■を印加し、第１チ
ャネルを完全にオン状態とする。制御ゲート電極はグラ
ンド電位とし、浮遊ゲート電極中に電子が注入されてい
れば、第２チャネルはオフ状態なのでドレインの電位が
上がってもドレイン電流は流れない。電子が注入されて
いなければ、第２チャネルはオン状態なので、ドレイン
電流が流れる。
このように、浮遊ゲート電極中への電子の注入の有無に
対応したドレイン電流の変化により読出しが行われる。
対応したドレイン電流の変化により読出しが行われる。
第３図（ｂｌは、この発明の第１．第３チャネルが共に
エンハンスメント形の場合で、書込み時のバイアスパル
スは従来と同じである。読出し時は、第３チャネルのし
きい値電圧ｖ ｔｃｓより０６５Ｖ程度高い電圧ＶｔＣ
′。を制御ゲート電極に印加し、第３チャネルをオンさ
せている。書込み、読出し時以外は制御ゲート電極はグ
ランド電位なので第２チャネルのドレイン側に５ｖが印
加されることはない。
エンハンスメント形の場合で、書込み時のバイアスパル
スは従来と同じである。読出し時は、第３チャネルのし
きい値電圧ｖ ｔｃｓより０６５Ｖ程度高い電圧ＶｔＣ
′。を制御ゲート電極に印加し、第３チャネルをオンさ
せている。書込み、読出し時以外は制御ゲート電極はグ
ランド電位なので第２チャネルのドレイン側に５ｖが印
加されることはない。
第３図（Ｃ１は、この発明の第１チャネルがエンハンス
メント形で第３チャネルがデプリーションの場合である
。書込み、読出し時のバイアスパルスは従来と全く同じ
であるが、書込み時に第３チャネルが完全にオン状態に
なるので、ドレインでの電位降下は従来のものより小さ
くできる。保持特性は第３チャネルのデプレッション抵
抗により薄い酸化膜にかかる電界を緩和するので従来の
ＬＤＤ構造のものとほぼ同じである。
メント形で第３チャネルがデプリーションの場合である
。書込み、読出し時のバイアスパルスは従来と全く同じ
であるが、書込み時に第３チャネルが完全にオン状態に
なるので、ドレインでの電位降下は従来のものより小さ
くできる。保持特性は第３チャネルのデプレッション抵
抗により薄い酸化膜にかかる電界を緩和するので従来の
ＬＤＤ構造のものとほぼ同じである。
第３図＋ｄｌはこの発明の第１チャネルがデプリーショ
ン形で第３チャネルがエンハンスメント形の場合である
。第１チャネルのしきい値によりチャネル電流が決まる
ので、書込み時のｖｖｓｓ ′という駆動パルスが不
要である。読出し時の動作は第３図中）と同様である。
ン形で第３チャネルがエンハンスメント形の場合である
。第１チャネルのしきい値によりチャネル電流が決まる
ので、書込み時のｖｖｓｓ ′という駆動パルスが不
要である。読出し時の動作は第３図中）と同様である。
パルス用の定電位源としてはＶ ＴＳＧ ′の方がＶ
？ｅＧ ′より高い電圧精度が必要なのでＶｔＳ。′
が不要となれば周辺回路とじては大幅に簡略化できる。
？ｅＧ ′より高い電圧精度が必要なのでＶｔＳ。′
が不要となれば周辺回路とじては大幅に簡略化できる。
以上述べた通り、この発明の第３チャネルを設は制御３
１Ｉゲート電掻で制御することにより、セル面積を増加
させることなく、保持特性の改善、ドレイン電圧降下の
低減、あるいは、周辺回路の簡略化の効果がある。
１Ｉゲート電掻で制御することにより、セル面積を増加
させることなく、保持特性の改善、ドレイン電圧降下の
低減、あるいは、周辺回路の簡略化の効果がある。
第１図はこの発明の分離チャネルを用いた不揮発性メモ
リの構造断面図、第２図は従来のＬＤＤを用いた不揮発
性メモリの構造断面図、第３図は書込み／続出し時のバ
イアスパルスのタイムチャートを示す。 １・・・Ｐ基板 ２・・・Ｎ°ソース領域３・・・
Ｎｏ ドレイン領域 ４・・・Ｎ−ドレイン領域 ５・・・選択ゲート絶縁膜 ６・・・選択ゲート電極 ７・・・注入ゲート絶縁膜 ８・・・制御ゲート電極 ９・・・層間絶縁膜 ｌＯ・・・浮遊ゲート電極 １）・・・第１チ中ネル １２・・・第２チャネル １３・・・第３チャネル １４・・・分離ゲート絶縁膜 以上 出 願 人 新技術開発事業団 工業技術院長 セイコー電子工業株式会社 指定代理人 工業技術院電子技術総合研究所所長弁ＩＩ
ＩＩＩすマキルと用いに不揮発狂メモリの構ミ眸面図第
１図 従来のＬＤＤε用いは奎揮火牙生メ七すの構造断面図
゛第２図
リの構造断面図、第２図は従来のＬＤＤを用いた不揮発
性メモリの構造断面図、第３図は書込み／続出し時のバ
イアスパルスのタイムチャートを示す。 １・・・Ｐ基板 ２・・・Ｎ°ソース領域３・・・
Ｎｏ ドレイン領域 ４・・・Ｎ−ドレイン領域 ５・・・選択ゲート絶縁膜 ６・・・選択ゲート電極 ７・・・注入ゲート絶縁膜 ８・・・制御ゲート電極 ９・・・層間絶縁膜 ｌＯ・・・浮遊ゲート電極 １）・・・第１チ中ネル １２・・・第２チャネル １３・・・第３チャネル １４・・・分離ゲート絶縁膜 以上 出 願 人 新技術開発事業団 工業技術院長 セイコー電子工業株式会社 指定代理人 工業技術院電子技術総合研究所所長弁ＩＩ
ＩＩＩすマキルと用いに不揮発狂メモリの構ミ眸面図第
１図 従来のＬＤＤε用いは奎揮火牙生メ七すの構造断面図
゛第２図
Claims (4)
- （１）第１導電型の半導体基板表面部分に互いに間隔を
おいて設けられ、前記第１導電型と異なる第２導電型の
ソース及びドレイン領域と、前記ソース領域から前記ド
レイン領域にかけて直列に接続して設けられた第１から
第３のチャネル領域と、前記第１チャネル上に設けられ
た選択ゲート絶縁膜と、前記第２チャネル上に設けられ
た注入ゲート絶縁膜と、前記第３チャネル上に設けられ
た分離ゲート絶縁膜と、前記注入ゲート絶縁膜上に設け
られた浮遊ゲート電極と、前記浮遊ゲート電極上の層間
絶縁膜と、前記選択ゲート絶縁膜上に設けられた選択ゲ
ート電極と、前記浮遊ゲート電極上から前記分離ゲート
絶縁膜上にかけて設けた制御ゲートから成る半導体不揮
発性メモリ。 - （２）前記第１チャネルがエンハンスメント形で、前記
第３チャネルがデプリーション形であることを特徴とす
る特許請求の範囲第１項記載の半導体不揮発性メモリ。 - （３）前記第１チャネルがデプリーション形で、前記第
３チャネルがエンハンスメント形であることを特徴とす
る特許請求の範囲第１項記載の半導体不揮発性メモリ。 - （４）前記第１チャネルと前記第３チャネルがエンハン
スメント形であることを特徴とする特許請求の範囲第１
項記載の半導体不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18991786A JPS6345862A (ja) | 1986-08-13 | 1986-08-13 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18991786A JPS6345862A (ja) | 1986-08-13 | 1986-08-13 | 半導体不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6345862A true JPS6345862A (ja) | 1988-02-26 |
| JPH0451072B2 JPH0451072B2 (ja) | 1992-08-18 |
Family
ID=16249371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18991786A Granted JPS6345862A (ja) | 1986-08-13 | 1986-08-13 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6345862A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5053841A (en) * | 1988-10-19 | 1991-10-01 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
| US5394360A (en) * | 1990-07-06 | 1995-02-28 | Sharp Kabushiki Kaisha | Non-volatile large capacity high speed memory with electron injection from a source into a floating gate |
| US5422504A (en) * | 1994-05-02 | 1995-06-06 | Motorola Inc. | EEPROM memory device having a sidewall spacer floating gate electrode and process |
| JP2006191049A (ja) * | 2004-12-30 | 2006-07-20 | Samsung Electronics Co Ltd | 不揮発性記憶素子、その製造方法及び動作方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147928A (en) * | 1975-06-13 | 1976-12-18 | Nec Corp | Non-volatile semiconductor memory |
| JPS5292668U (ja) * | 1975-12-31 | 1977-07-11 | ||
| JPS61265869A (ja) * | 1985-05-14 | 1986-11-25 | ザイコ−ル・インコ−ポレ−テツド | 電気的に変更可能な不揮発性フローティングゲートデバイス及び集積回路メモリデバイス |
-
1986
- 1986-08-13 JP JP18991786A patent/JPS6345862A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147928A (en) * | 1975-06-13 | 1976-12-18 | Nec Corp | Non-volatile semiconductor memory |
| JPS5292668U (ja) * | 1975-12-31 | 1977-07-11 | ||
| JPS61265869A (ja) * | 1985-05-14 | 1986-11-25 | ザイコ−ル・インコ−ポレ−テツド | 電気的に変更可能な不揮発性フローティングゲートデバイス及び集積回路メモリデバイス |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5053841A (en) * | 1988-10-19 | 1991-10-01 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
| US5394360A (en) * | 1990-07-06 | 1995-02-28 | Sharp Kabushiki Kaisha | Non-volatile large capacity high speed memory with electron injection from a source into a floating gate |
| US5422504A (en) * | 1994-05-02 | 1995-06-06 | Motorola Inc. | EEPROM memory device having a sidewall spacer floating gate electrode and process |
| US5494838A (en) * | 1994-05-02 | 1996-02-27 | Motorola, Inc. | Process of making EEPROM memory device having a sidewall spacer floating gate electrode |
| JP2006191049A (ja) * | 2004-12-30 | 2006-07-20 | Samsung Electronics Co Ltd | 不揮発性記憶素子、その製造方法及び動作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0451072B2 (ja) | 1992-08-18 |
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