KR20010033348A - 플래시 메모리 디바이스의 소거 중에 대역 대 대역및/또는 애벌란시 전류를 감소시키는 바이어스 방법 및 구조 - Google Patents

플래시 메모리 디바이스의 소거 중에 대역 대 대역및/또는 애벌란시 전류를 감소시키는 바이어스 방법 및 구조 Download PDF

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KR20010033348A
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하드다드사미르
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토토라노 제이. 빈센트
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Abstract

본 발명은 플래시 EEPROM 메모리 셀의 소거 동안에 대역 대 대역 전류를 감소시키는 방법과 장치를 제공하는 것이다. 상기 장치는 상기 기판에 역 바이어스 연결을 구비하고, 상기 기판은 상기 플래시 EEPROM 메모리 셀의 소거 동안에 바이어스 전압이 인가된다. 상기 방법은 상기 플래시 EEPROM 메모리 셀의 소거 동안에 상기 바이어스 전압을 상기 역 바이어스 연결에 인가하는 것으로서, 상기 방법은 상기 플래시 메모리 셀의 소거 동안에 상기 소스 영역과 상기 기판간의 대역 대 대역 전류를 감소시킨다. 상기 감소는 손실 쇼트 채널 효과를 유도함이 없이 플래시 메모리 셀에서의 게이트 크기 감소를 제공한다.

Description

플래시 메모리 디바이스의 소거 중에 대역 대 대역 및/또는 애벌란시 전류를 감소시키는 바이어스 방법 및 구조{BIASING METHOD AND STRUCTURE FOR REDUCEING BAND-TO-BAND AND/OR AVALANCHE CURRENTS DURING THE ERASE OF FLASH MEMORY DEVICES}
"플래시" EEPROM(전기적 소거가능 프로그램 판독 전용 기억 디바이스)로 알려진 비휘발성 메모리 디바이스의 한 부류는 EEPROM의 전기적 소거성과 함께 EPROM의 집적성의 장점을 조합한다. 플래시 EEPROM이 보통의 EEPROM과 다른 점은 플래시 EEPROM는 각 부동 게이트 트랜지스터에 각각 기반을 둔 선택 트랜지스터를 포함하지 않는다. 선택 트랜지스터는 상기 메모리 디바이스 내에 개별 메모리 셀의 상기 선택을 제공하고 특정 메모리 셀을 선택적으로 소거할 수 있다. 플래시 EEPROM이 각 부동 게이트 트랜지스터에 각각 기반을 둔 선택 트랜지스터를 포함하고 있지 않기 때문에, 플래시 EEPROM 메모리 셀은 상기 전체 칩을 소거함에 의해서나 셀의 페이지 그룹을 소거함에 의해서, 대량으로 소거된다. 상기 선택 트랜지스터의 삭제로 인해 더 작은 셀 크기가 가능하고 상기 플래시 EEPROM이 비교적 조정된 평균 EEPROM을 능가하는 생산성(메모리 용량면에서)을 이룰 수 있는 장점이 있다.
일반적으로, 다수의 플래시 EEPROM 셀은 단일 반도체 기판(즉, 실리콘 기판) 상에 형성된다. 도 1은 종래의 단일 플래시 EEPROM 메모리 셀을 도시한다. 도 1에 도시된 바와 같이, 플래시 메모리 셀(100)은 P-형 기판 상에 형성되고 N -형 중복-확산 소스 영역(102)과 N+드레인 영역(104)을 구비한다. 기판 전극(126)은 기판(110)에 부착된다. 드레인 영역(104)과 소스 영역(102)은 그 사이에 삽입된 채널 영역(122)에 의해 서로 분리된다. 소스 전극(114)과 드레인 전극(112)는 각각 소스 영역(102)와 드레인 영역(104)와 각각 연결된다.
상기 중복-확산 소스 영역(102)은 저농도 주입 N 영역(128)(3가 인의 주입)와 고농도 주입 N+ 영역(130)(비소 주입)이며, 상기 고농도 주입 N+ 영역(130)은 상기 깊은 N 영역(128)내에 놓여지고 더 얕다. N 영역(128) 내에 포함된 상기 3가 인은 상기 소스 결합을 경사지게 하고 상기 pn 결합에서 상기 소스 영역(102)과 상기 기판(110)간의 상기 수평 전계(EH)(134)를 감소시킨다.
상기 부동 게이트(106)는 최소한 상기 소스 및/또는 드레인 영역 중의 하나 위에 유전층(118)에 의해 가깝게 절연적으로 배치된다. 상기 부동 게이트(106)위이고 상기 유전층(116)내에 제어 게이트(108)이 절연적으로 배치된다. 제어 게이트 전극(120)은 제어 게이트(108)에 부착된다. LGATE(132)는 플래시 메모리셀(100)에 포함된 상기 게이트의 상기 게이트 길이를 나타낸다.
종래 방법에 따른 작동에서, 플래시 EEPROM 메모리의 상기 프로그램은 상기 기판(즉, 통상 상기 드레인 영역에 가까운 채널 부분)의 부분으로부터 상기 부동 게이트로 "열전자" 주입을 유도함으로써 실행된다. 상기 주입된 전자는 부 전하를 상기 부동 게이트로 이동시키고 일반적으로 상기 기판의 상기 소스 영역을 접지시킴으로 유도되고, 상기 제어 게이트를 상대적으로 높은 정 전압에 바이어스시킴으로써 전자 트랙 트래킹 전계를 생성시키고 상기 드레인 영역을 중간 크기의 정 전압으로 바이어스시킴으로써 열(높은 에너지) 전자를 생성시킨다.
예를 들면, 플래시 메모리 셀(100)을 프로그램하기 위해, 소스 전극(114)이 접지되고, 드레인 전극(112)은 상대적으로 높은 전압(예를 들면 +4볼트에서 +9볼트까지)에 연결되고 상기 제어 게이트 전극(120)은 상대적으로 높은 전압 레벨(예를 들면 +8볼트에서 +12볼트까지)에 연결된다. 전자는 소스 영역(102)로부터 드레인 영역(104)까지 가속되고, 소위 "열 전자"는 상기 드레인 영역(104) 부근에서 생성된다. 상기 열 전자의 일부는 상기 상대적으로 얇은 게이트 유전층(118)을 통하여 주입되고 상기 부동 게이트(106)에서 걸리게 됨으로써 부동 게이트(106)에게 부 전위를 가져다 준다.
충분한 부 전하가 부동 게이트(106)상에 축적된 후에, 부동 게이트(106)의 상기 부 전위는 상기 스택 게이트 트랜지스터의 상기 임계 전압을 증가시키고 다음의 "판독"모드 동안에 상기 채널(122)을 통하여 전류 흐름을 방지한다. 상기 판독 전류의 상기 크기는 메모리 셀이 프로그램되었는가를 결정하는 것에 사용된다.
반대로, 플래시 메모리 디바이스를 소거시키기 위해, 전자를 상기 제어 게이트(108)를 큰 부 전압에 바이어스시키고 상기 소스 영역(102)을 낮은 정 전압에 바이어스시킴으로써 상기 부동 게이트(106)로부터 일반적으로 추출되어서 충분히 큰 수직 전계(EV)를 상기 채널 산화막에 생발생시킨다. 상기 효과는 상기 부동 게이트(106)가 상기 제어 게이트(108)와의 용량 결합을 통하여 큰 부 전압에 도달한다. 상기 채널 산화막의 상기 충분히 큰 수직 전계(EV)는 파울러-노르드하임(F-N)채널의 전자를 생성하고, 상기 파울러-노르드하임 채널의 전자는 상기 채널 산화막을 통하여 상기 소스 영역으로 저장되거가 상기 소스 영역으로 저장된 것이다. 이어서 상기 부동 게이트(106)로부터 취해진 상기 전하는 상기 디바이스를 제거(소거)하는 임계 전압 쉬프트(VTshift)를 생성한다.
예를 들면, 소거 동안에 상대적으로 낮은 정 전압(즉 +0.5V에서 +5.0V까지)이 소스 전극(114)에 인가되고, 상대적으로 큰 부 전압(즉 -7V에서 -13V까지)이 제어 게이트 전극(120)에 인가된다. 기판 전극(126)의 상기 전압은 접지(0V)되고 드레인 전극(112)은 부동하게 된다. 상기 제어 게이트(108)와 상기 소스 영역(102)간에서 형성된 상기 수직 전계(EV)(136)는 이전에 부동 게이트(106)에 저장된 전자를 유도하여 유전층(118)을 통과하여 파울러-노르드하임 채널을 통하여 소스 영역(102)으로 지나게 한다.
상기 채널 산화막에서 충분한 전계를 생성하기 위해서, 일반적으로 상기 제어 게이트(108)을 충분히 큰 부 전압에 바이어스시킴으로써 상기 부동 게이트(106)가 약 -5.5V의 전압에 도달하게 하는 것이 요구된다. 상기 소스 영역(102)과 부동 게이트(106)간의 전형적 전위차(VSF)는 10볼트의 순서이고, 따라서 상기 소스 전압(VG)이 낮은 정 전압으로 된 경우, 상기 제어 게이트 전압(VCG)은 큰 부 전압이 되어야 한다. 상기 부동 전압(VSF)에 상기 소스가 선택되면, 상기 잔류 인자는 이하 공식에 따라서 바람직하게 제한된다:
VFG= αCG(VCG- ΔVΓ) + αSVS+ αBVB
상기에서
VFG=상기 부동 게이트 전압;
VCG=상기 제어 게이트 전압;
VS=상기 소스 전압;
VB=상기 기판 또는 p-well 바이어스;
ΔVΓ=상기 제어 게이트로부터 측정된 것처럼 상기 부동 게이트에 부가된 부 전하로부터 생성된 상기 임계 전압차;
αCG=상기 제어 게이트로부터 상기 부동 게이트로의 상기 용량 결합 계수;
αS=상기 소스와 상기 부동 게이트 간의 상기 용량 결합 계수;
αB=상기 기판 또는 p-well과 상기 부동 게이트 간의 상기 용량 결합 계수.
기술의 발전에 따라, 상기 산업 전반의 계속되는 목표는 메모리 디바이스의 집적도를 향상시키는 것이다. 플래시 EEPROM의 상기 크기를 줄임으로써 더 큰 메모리 용량이 성취될 수 있다. 웨이퍼 당 더 많은 다이를 사용할수록 다이 당 상기 비용은 감소된다. 또한, 더 높은 밀도의 메모리 디바이스를 사용함으로써 상기 전체 전력 소모에서의 감소가 된다.
플래시 EEPROM 디바이스의 상기 메모리 밀도를 증가시키기 위해, 상기 메모리 셀은 일반적으로 상기 게이트 길이(LGATE(132))와 게이트 폭(WGATE)(138)을 줄임으로써 크기(예를 들면 상기 디바이스의 전체 푸트프린트에서의 감소) 면에서 줄어든다. 그러나, 상기 메모리 셀의 상기 길이를 줄일 때의 문제는 상기 소스 영역(102)와 상기 드레인 영역(104)간의 상기 거리도 역시 줄어든다는 것이다. 상기 소스 영역(102)이 상기 드레인 영역(104)에 접근할수록 상기 소스 영역(N 영역(128))내의 상기 3가 인으로부터의 상기 래터럴 확산은 상기 소스 영역(102)과 상기 드레인 영역(104)간의 누설을 일으킴으로써 손실 쇼트 채널 효과를 낳게된다. 쇼트 채널 효과는 상기 플래시 메모리 셀에서 심각한 문제를 일으키고 상기 게이트 길이(LGATE)(132)가 0.4마이크론 이하로 감소됨을 나타낸는 일반적인 증거이다.
상기 쇼트-채널 효과를 감소시키는 하나의 방법은 상기 N 중복-확산 3가 인 영역을 제거하는 것이다. 단일-확산 소스 영역을 사용함으로써, 상기 3가 인 확산 중복 거리(LDD)(124)가 더 이상 존재하지 않고 상기 쇼트 채널 효과 문제는 현저하게 감소된다.상기 3가 인 확산 중복 거리(LDD)(124)의 제거는 게이트 길이(LGATE)(132)가 ㅇ.4마이크론 이하로 감소되게 함으로써 상기 메모리 셀의 향상된 팩킹 밀도를 제공한다.
그러나, 상기 3가 인 주입 N 영역(128)의 제거는 상기 메모리 셀의 소거 중에 상기 pn 결합에서 상기 소스 영역(102)과 상기 기판(110)간의 상기 수평 전계(EH)를 증가시키는 부작용을 낳는다. 상기 수평 전계(EH)에서의 상기 증가는 일반적으로 다음과 같은 상기 대역 대 대역 전류를 직접적으로 증가시킨다;
Jb-t-b= Ab-t-b (E)e-(Bb-t-b/E)
여기서:
Jb-t-b= 대역 대 대역 전류 밀도[A/㎠]
Ab-t-b, Bb-t-b= 상수
(E) 때때로 E2과 같은 형태
E=SQRT(EV 2+ EH 2)(상기 결합에서의 상기 채널 전계).
상기 메모리 셀의 소거 중의 상기 소스 대 기판 바이어스 때문에, 역방향- 바이어스 pn 결합이 형성되어 상기 소스 결합에서 대역 대 대역 전류(또한 제너 전류로 알려진)를 생성한다. 상기 대역 대 대역 전류는 통상 상기 파울러-노르드하임 전류보다 더 큰 크기의 순서이다. 상기 대역 대 대역 전류를 회로 설계의 면으로부터 감내하기 어렵고 또한 상기 채널 산화막에서 홀 트래핑과 같은 손실 의존 문제를 생성시킨다.
홀 트래핑은 잠재적으로 부 전하(전자)를 보유하는 상기 부동 게이트의 성능에 영향을 미치고, 이는 상기 트랩된 홀은 상기 부동 게이트(106)에 이동하고 상기 부동 게이트(106)에서 상기 부 전하를 중화시킨다. 상기 부동 게이트(106)밑의 상기 유전층(118)의 상기 표면에서의 홀의 상기 생성은 임의 위치 메모리 셀의 신뢰할 수 있는 프로그래밍과, 판독 및 소거를 방해하고, 상기는 상기 게이트 방해 현상으로 알려진다. 상기 게이트 방해 현상은 상기 채널 산화막 층에서 트램된 홀이 상기 부동 게이트(106)로 상승하게 됨으로써 부 프로그램 전하를 중화시키고 상기 부동 게이트(106)의 상기 전하 유지 시간을 감소시킨다.
더 상세하게는, 소거 동안에 일부 메모리 셀은 다른 메모리 셀보다 더 많은 열 홀을 생성하고, 결과적으로, 일부 부동 게이트는 다른 게이트보다 더 빨리 방전될 수 있다. 상기 결과는 상기 메모리 칩 전체를 통하여 비균일 소거를 일으킨다. 소거 동안에 상기 부동 게이트(106)로 이동하지 않는 홀은 상기 임의 기간의 시간 동안에 상기 유전층(118)에 잔류한다. 상기 홀은 상기 메모리 셀이 프로그램되어 유지되어야 하는 상기 프로그램 전하의 일부를 중화시키기 전에 상기 부동 게이트(106)로 나중에 이동할 것이다.
상기 손실 홀 트래핑 외에도, 상기 대역 대 대역 전류는 상기 메모리 칩 전하 펌프로부터 추가적인 전류를 요구한다. 산업에서의 상기 발전은 메모리 칩에 대한 상기 공급 전압을 줄이는 것이기 때문에, 상기 전하 펌프 효율은 또한 감소되고 따라서 상기 대역 대 대역 전류를 지지할 수 없다. 상기 상황에서, 상기 소스 바이어스가 감소됨으로써 상기 셀 소거 속도를 감소시킨다.
따라서, 손실 쇼트 채널 효과를 유도하지 않으면서 게이트 크기를 감소시키면서 플래시 메모리 셀에서 대역 대 대역 전류를 감소시키는 방법을 고안하는 것은 바람직하다.
본 발명은 EEPROM과 같은 부동 게이트 메모리 디바이스에 관한 것으로서, 더 상세하게는 플래시 메모리 디바이스의 소거 중에 대역 대 대역 전류를 감소시키는 방법과 장치에 관한 것이다.
도 1은 종래의 플래시 EEPROM 메모리 셀을 도시한다.
도 2는 플래시 메모리 셀의 소거 중에 대역 대 대역 전류를 감소시키고자 하는 본 발명에 따른 플래시 EEPROM 메모리 셀의 제 1 실시예를 도시한다.
도 3은 본 발명에 따른 제 1 실시예를 적용하여 메모리 셀를 소거하는 동안의 대역 대 대역 전류의 양과 상기 소거 시간을 시험하는 테스트 장치를 도시한다.
도 4는 본 발명에 따른 제 1 실시예를 적용하는 메모리 셀과 종래의 메모리 셀간의 예시적 그래픽 비교를 도시한다.
도 5는 본 발명의 일실시예를 적용하는 메모리 셀과 종래 형태의 메모리 셀을 소거하기 위해 요구되는 소스 전류의 양간의 예시적 그래픽 비교를 도시한다.
도 6은 본 발명에 따른 다른 실시예를 도시한다.
도 7은 본 발명에 따른 또 다른 실시예를 도시한다.
도 8은 다른 기판 또는 역 바이어스 전압에 대한 소스 전압을 그린 소스 전류의 그래프를 도시한다.
도 9는 본 발명의 실시예에서 많은 기판 바이어스 값에 대한 상기 소스 전압의 함수로서 상기 소스 전류의 그래프를 도시한다.
도 10은 본 발명의 일실시예에서 소스 전압에 대한 상기 게이트 전류의 그래프를 도시한다.
도 11은 다른 인가 전압 결합에 대한 상기 소거 시간에 대한 상기 포화 임계 전압의 그래프를 도시한다.
손실 쇼트 채널 효과를 유도하지 않고 상기 플래시 메모리 셀에서 게이트 크기를 줄이기 위해서 대역 대 대역 전류를 감소시키면서 상기 메모리 디바이스를 소거하는 메모리 디바이스와 방법이 요구된다.
본 발명은 또한 플래시 메모리 디바이스의 소거 중에 대역 대 대역 전류를 감소시키는 방법과 장치를 제공하는 것이다. 본 발명의 하나의 양태에 따라, 상기 장치는 반도체 기판을 구비한 플래시 EEPROM 메모리 셀을 구비하고, 상기 반도체 기판은 상기 기판에 상기 플래시 EEPROM 메모리 셀의 소거 동안에 소스 전압이 인가되는 소스 영역을 구비한다. 상기 반도체 기판은 또한 상기 기판 위에 드레인 영역과 산화층을 구비한다. 상기 산화층의 부동 게이트는 상기 소스 영역의 최소한 일부분 위에 놓여지고, 상기 산화층의 제어 게이트는 상기 부동 게이트 상에 놓여지고, 상기 부동 게이트는 상기 플래시 EEPROM 메모리 셀의 소거 동안에 제어 전압이 인가되는 것이다. 역 바이어스 결합은 상기 플래시 EEPROM 메모리의 소거 동안에 바이어스 전압이 인가되는 상기 기판에 연결된다.
상기 역 바이어스 전압은 상기 플래시 메모리 셀의 소거 동안에 상기 소스 여역과 상기 기판간의 대역 대 대역 전류를 감소시킨다. 대역 대 대역 전류의 상기 감소는 손실 쇼트 채널 효과를 유도함이 없이 상기 플래시 메모리 셀의 게이트 크기를 감소시키다.
본 발명의 다른 양태에 따라서, 상기 웰(well)을 구비하고 상기 웰은 상기 기판내에 위치하고 상기 소스 및 드레인 영역을 둘러싼다. 상기 역 바이어스 결합은 상기 제 1 웰과 연결된다. 상기 실시예의 장점의 하나는 상기 프래시 메모리 셀의 소거 동안에 상기 소스 영역과 상기 기판간의 상기 대역 대 대역 전류를 감소시키는 것이다.
본 발명의 다른 양태에 따라서, 상기 장치는 상기 기판상에 기판 바이어스 결합을 구비하고, 상기 기판 바이어스 결합은 상기 플래시 EEPROM 메모리 셀의 소거 중에 제 2 바이어스 전압이 인가되는 것이다. 상기 기판 바이어스 결합은 상기 제 1 웰을 둘러싼 제 2 웰과 연결된다. 상기 구조는 상기 플래시 메모리 셀의 소거 중에 상기 기판으로의 전류 흐름을 감소시킨다.
본 발명의 다른 양태에 따라서, 상기 역 바이어스 결합에 변조기가 결합됨으로써 메모리 셀 소거 동안에 상기 역 바이어스 전압을 변조시킨다.
본 발명의 다른 양태에 따라서, 상기 역 바이어스 결합은 상기 기판 바이어스 결합과 연결됨으로써 상기 제 2 웰이 메모리 셀 소거 동안에 상기 제 1 웰과 비교하여 반대로 바이어스되게 한다.
본 발명의 다른 양태에 따라서, 플래시 EEPROM 메모리의 소거 중에 소스 영역과 기판간의 대역 대 대역 전류를 감소시키는 방법이 제공된다. 대역 대 대역 전류는 상기 플래시 EEPROM 메모리 셀의 소거 중에 소스 전압을 상기 소스 영역에 인가함에 의해서, 제어 전압을 제어 게이트에 인가함에 의해서, 상기 소스 전압과 상기 제어 전압 간의 차이가 상기플래시 EEPROM 메모리 셀을 소거시키기에 충분할 때에는 역 바이어스 전압을 상기 기판에 인가함에 의해서 감소되며, 상기 기판은 상기 소스와 상기 기판간의 대역 대 대역 전류를 감속시킬 정도롤 충분히 큰 것이다.
본 발명의 다른 양태 및 장법은 본 발명의 상세한 설명과 이와 함께 도면으로 명배하여 질것이다.
하기의 상세한 설명은 본 발명을 실시하기 위한 본 발명자에 의해 고안된 가장 좋은 실시예이다. 상기 바람직한 실시예의 상기 설명은 단지 도해적이고 상기 실시예는 제한되어서는 안된다.
본 발명에서, 역 바이어스는 낮은 정 전압을 상기 플래시 메모리 셀의 상기 기판 부분에 인가함으로써 상기 소스 pn결합(소스-기판 결합)간의 상기 전압차를 줄이기 위해 사용된다. 상기 역 바이어스는 상기 소스 및 상기 기판간의 상기 전압차를 감소시키는 효과가 있고 상기 소스 pn 결합에 래터럴 필드 감소를 야기한다. 상기 소스 pn 결합에서 상기 래터럴 필드를 감소시킴은 상기 대역 대 대역 전류를 낮춤으로써 메모리 소거 동안에 중복 확산 소스 영역의 필요성을 제거한다. 본 발명의 어느 실시예에서, 상기 N 영역의 상기 전체 폭은 감소되고 반면에 중복 확산 소스 결합을 유지한다. 단일 확산 소스 영역을 사용함으로써, 종래의 중복 확산 소스 영역을 대신하여, 게이트 길이의 감소는 메모리 셀의 증가된 팩킹 밀도를 제공하여 성취된다.
도 2는 역 바이어스가 플래시 메모리 셀의 상기 소거 동안에 대역 대 대역 전류를 감소시키기 위해 사용되는 본 발명의 일실시예를 도시한다. 도 2의 많은 구성요소는 도 1의 구성요소와 유사하고, 구성요소의 참고 번호는 동일하다.
도 2에 도시된 바와 같이, N+ 영역(204)을 구비한 단일 확산 소스(202)는 상기 메모리 셀에서 쇼트 채널 효과를 유도하지 않고 LGATE(132)를 향상시키는 것에 사용된다. 본 발명에 따라서, 메모리 셀(200)의 상기 소거 동안에 상대적 낮은 정 전압은 기판 전극(126)에 인가된다. 역 바이어스가 제공됨으로써 소스 영역(202)과 기판(110)간의 상기 전압차를 감소시킨다. 상기 감소는 상기 pn 결합에서의 상기 래터럴 필드를 감소시킴으로써 상기 메모리 셀의 소거 동안에 대역 대 대역 전류를 감소시킨다. 상기 pn 결합에서 상기 대역 대 대역 전류를 줄임으로써 홀 트래핑은 최소화될 수 있다. 본 발명의 어느 실시예에서, 변조기는 메모리 셀 소거 동안에 상기 기판 전압을 변조시키기 위해 사용된다. 일실시예에서, 상기 변조기는 저항이다. 예를 들면, 도 2에 도시된 바와 같이 저항(RB)(206)은 상기 기판 전극(126)과 연결되고, 메모리 셀 소거 동안에 상기 기판 전압을 변조시킨다.
도 2가 단일 확산 소스 영역을 도시한다 할지라도, 본 발명의 어느 실시예에서 중복 확산 소스 영역은 감소된 N-영역 폭으로 적용된다.(예를 들면 감소된 3가 인의 양).
도 3은 2개의 다른 형의 메모리 셀의 소거 동안에 생성된 상기 소거 시간과 대역 대 대역 전류의 양을 비교하기 위한 시험 구성도를 도시한다. 종래의 메모리 셀은 소스 영역을 구비하고, 상기 소스 영역은 더 많은 양의 3가 인을 구비하고 역 바이어스는 구비하지 않는다. 본 발명의 상기 메모리 셀은 감소된 양의 3가 인과 상기 기판에 인가된 역 바이어스(예를 들면 2.5V)를 구비한 소스 영역을 구비한다. 도 3에 도시된 바와 같이, 저항 부하(R)는 상기 소스 영역(344)에 연결되고 메모리 셀 소거 동안에 상기 소스 전압을 변조시킨다.
소거 동안에 시간의 함수로써 포화 임계 전압(VTSAT)상의 변화를 측정함으로써, 종래의 셀과 본 발명에 따른 셀 모두의 상기 소거 시간이 결정될 수 있다. 도 4는 종래(원의 형태)및 본 발명(사각형의 형태)의 메모리 셀의 시험적 소거 시간을 나타낸 도면이다. 도 4에 도시된 바와 같이, 모든 메모리 셀에 의해 생성된 상기 데이터 곡선은 아날로그이다. 본 발명의 실시예에 따른 상기 기판에 역 바이어스의 부가는 플래시 메모리 셀의 상기 소거 시간에 크게 영향을 미치지 않는다.
도 5는 종래의 메모리 셀(원의 형태)과 본 발명에 따른 셀(사각형의 형태)을 소거하기 위해 각각 필요한 소스 전류의 양에 대한 그래프를 도시한다. 본 발명(사각형의 형태)의 상기 메모리 셀을 소거하기 위해 필요한 전류의 양은 종래 기술에 의한 양과 비교하여 현저히 감소된다. 상기 감소된 전류의 요구는 플래시 메모리 셀의 소거 동안에 대역 대 대역 전류에서의 감소를 의미하고, 상기 플래시 메모리 셀은 본 발명이 아닌 모든 셀을 넘어서서 본 발명의 일실시예를 채용한다.
도 6은 p-well과 n-well이 메모리 셀의 상기 소거 동안에 대역 대 대역 전류를 감소시키는 것에 사용되는 본 발명의 다른 실시예를 도시한다. 도 6은 도 2와 유사하고 참고번호도 동일한 구성요소를 의미한다.
도 6에서 도시된 바와 같이, p-well(602)은 기판(110)내에 위치하고 단일 확산 소스 영역(202)과 드레인 영역(104)을 모두 둘러싼다. 도 6이 단절적인(abrupt) N+소스 영역(202)을 도시할지라도, 감소된 양의 3가 인을 구비한 중복 확산 소스 영역은 상당히 큰 쇼트 채널 효과를 유도함이 없이 LGATE감소를 향상시키는 것에 사용된다. 상대적으로 낮은 정 전압을 메모리 셀의 소거 동안에 VP-WELL(604)에 인가함으로써, p-well 역 바이어스는 상기 소스 pn 결합(소스-p-well 결합)간의 상기 전압차를 감소시킨다. 상기 전압차의 감소는 상기 소스 pn 결합에서 상기 래터럴 필드를 감소시킴으로써 상기 메모리 소거 동안에 대역 대 대역 전류를 감소시킨다.
도 6에 도시된 바와 같이, n-well(606)은 기판(110)과 연결된다. 상기 n-well(606)은 p-well을 둘러싸고 상기 기판(110)으로의 전류 유입을 감소시키고, 상기 전류 유입은 상기 p-well 역 바이어스에 의해 야기된 것이다. 메모리 소거 동안에 부 전압을 VN-well에 인가함으로써, n-well(606)은 상기 기판(110)으로의 전류 유입을 감소시키고, 상기 부 전압은 VP-well에 인가되는 전압보다 높은 약 0.5볼트인 것이다.
본 발명의 특정 실시예에서, 변조기는 상기 p-well 연결과 직렬로 연결됨으로써 상기 역 바이어스가 상기 기판(대역 대 대역) 전류에 비례적으로 인가되도록 한다. 일실시예에서, 상기 변조기는 저항이다. 예를 들면, 도 7에 도시된 바와 같이, 저항(RP)(704)은 VP와 연결되고 메모리 셀 소거 동안에 상기 p-well(602) 전압을 변조시킨다. 그리고, 도 7에 도시된 바와 같이, 본 발명의 특정 실시예에서, 상기 VP-well(604)와 VN-well(608)이 연결됨으로써 상기 n-well(606)이 항상 상기 p-well(602)에 상대적으로 반대로 바이어스되게 한다.
본 발명의 일실시예를 채용하는 메모리 셀에서 대역 대 대역 전류를 감소시키는 것을 증명하기 위해, 본 발명자는 스택 게이트 디바이스의 어레이에 대한 테스트를 실시한다. 상기 어레이 유사 구조는 상기 부동 게이트와의 직접적인 연결을 구비한다. 상기 시험 조건은 다음과 같다:
상기 부동 게이트 전압은 상수 -0.5볼트(예를 들면 "부동"이 더 이상 아닌)로 지정된다;
상기 소스 전압은 0볼트에서 5.0볼트의 범위에 있다;
상기 드레인은 부동으로 남겨져 있다;
상기 기판 역 바이어스는 0.5볼트 간격으로 0부터 2볼트까지 증가된다.
상기 시험의 결과는 도 8내지 10의 그래프로 도시된다. 상기 시험은 대역 대 대역 전류(상기 소스 전류로 측정된)가 플래시 메모리 셀의 기판이 0.5볼트의 증가로 역 바이어스된 때에 현저히 감소된다. 상기 부동 게이트 전류는 감시되고 상기 메모리 디바이스의 소거 동안에 존재하는 파울러-노르드하임의 양을 나타낸다. 상기 시험은 상기 메모리 디바이스의 소거 동안에 상기 기판을 역 바이어스하는 것은 상기 파울러-노르드하임을 감소시키지 않음을 보여준다.
상기 소스-기판 결합이 pn 결합이기 때문에, 다이오드와 유사하다. 따라서, 상기 소스 전압이 상기 기판보다 더 큰 정 전압으로 유지되는 동안에, 상기 pn 결합은 역방향 바이어스된 채 남아있다. 그러나, 만약 상기 기판 전압이 상기 내부 확산 전위(예를 들면, 0.5V)보다 큰 양으로 상기 소스 전압보다 크다면, 상기 소스 pn 결합은 순방향 바이어스로 된다.
도 8은 기판 바이어스(VB)값에서, VB=1, 1.5, 2.0볼트인 때에, 상기 소스 결합 다이오드가 순방향 바이어스이고, 상기 소스 결합은 부 소스 전류를 야기하는 것을 도시한다. 따리서, 본 발명의 특정 실시예에서, 상기 순방향 바이어스 효과는 약 0.5볼트의 기판 바이어스(VB)값을 사용함으로써 방지되고, 기판 바이어스(VB)값이 0.5볼트이거나 그 이하인 때 현저한 순방향 바이어스 전류가 측정되지 않기 때문이다. 다른 실시예에서, 상기 순방향 바이어스 효과를 제거하기 위해, 상기 소스 영역은 상기 기판 바이어스(VB)가 인가되기 전에 또는 인가됨과 동시에 상기 소거 전압에 바이어스된다. 예를 들면, 전압 분배기가 상기 기판의 상기 몸체에 부착되어진 저항을 사용하여 만들어 질수 있고, 상기 기판은 상기 소스 전압에 비례하는 레벨의 상기 기판 전압을 유지한다.
도 9는 다수의 기판 역 바이어스(VB)값에서 상기 소스 전압(VS)의 함수로서 상기 소스 전류의 그래프를 도시한다. 도 7의 실시예에서 도시된 바와 같이, 소스 전류(IS)는 다른 전압 레벨에서 상기 메모리 셀의 상기 기판을 바이어스시킴으로써 감소된다. 소스 전류(IS)에서의 상기 감소는 기판 바이어스(VB)가 증가됨에 따라 상기 소스 결합에 존재하는 대역 대 대역 전류가 줄어든 것을 나타낸다. 상기 시험에서의 상기 최대 전류는 최대 값으로 제한되거나 단축됨으로써 터널 산화막 감소를 방지한다. 대역 대 대역 전류에서 더 큰 감소는 본 발명의 특정 실시예에서 제공된 바와 같이 약 4.5 볼트의 소스 전압에서 얻어질 수 있다.
예를 들면, 도 9에서 도시된 바와 같이, 소스 전압(VS)이 +3.6V로 지정된 때, 상기 소스 전류는 하기와 같이 상기 기판 바이어스(VB)값에 의존한다:
VB[볼트]IS[㎂]
0.0 124.70
0.5 71.291
1.0 50.474
1.5 33.859
2.0 19.034
상기 기판 바이어스 전압(VB)의 상기 레벨이 0.0볼트에서 2.0볼트까지 증가됨에 따라, 소스 전류(IS)의 감소는 상기 메모리 셀의 소거 동안에 대역 대 대역 전류의 감소와 상관있다.
도 10은 상기 소스 전압이 증가됨에 따라 다른 기판 바이어스(VB)값에 대한 상기 파울러-노르드하임 전류(소거 속도)상에서의 상기 효과에 대한 그래프를 도시한다. 도 10은 상기 기판 바이어스값(VB)은 상기 소스 전류가 제한되지 않은 상기 영역에서 상기 게이트 전류(즉, 소거 파울러-노르드하임 전류)에 영향을 미치지 않는다. 본 발명의 상기 기판 바이어스 방법은 상기 소스 전류(IS)가 제한될 필요가 있을 때 유리하고, 이는 상기 역 바이어스 전압이 도 10에서 도시된 바와 같이 더 높은 게이트 전류 크기를 야기하지 않기 때문이다.
역 바이어스 전압을 상기 기판에 인가함으로써, 상기 기판으로부터 정 전압은 상기 부동 게이트에 연결된다. 상기 연결은 약 25%의 비로 상기 부동 게이트 전압 레벨에 영향을 미칠 것이다. 상기 연결은 상기 부동 게이트 전압 레벨과 상기 메모리 셀의 상기 소거 특성에 영향을 끼친다.
따라서, 상기 부동 게이트에 연결된 상기 정 전압을 보상하기 위해, 본 발명의 특정 실시예에서는, 상기 게이트 전압 및/또는 상기 소스 전압이 상기 소거 시간이 일정하게 유지되도록 조절된다.
예를 들면, 도 11은 다른 역 바이어스 설계를 채용하는 메모리 셀의 상기 소거 특성의 그래프를 도시한다. 도 12에 도시된 바와 같이, 상기 소스 전압(VS) 및 게이트 전압(VG)은 조절됨으로써 상기 기판 역 바이어스 전압(Vb)가 인가된 때, 상기 소거 시간은 일정하게 유지된다. 상기 제어 경우는 하기의 바이어스 조건에 대응한다:
Vg(제어 게이트 바이어스)= -8.5V
VS(소스 바이어스) = 4.5VVb(기판 바이어스) = 0V.
도 12의 그래프는 2.0볼트의 기판 역 바이어스(Vb)의 경우, 플래시 메모리 셀의 상기 소거 속도는 상기 소스 바이어스(Vg)를 0.5볼트만큼 증가시킴에 의해서나 상기 제어 게이트 바이어스(Vg)를 +0.8볼트(-9.3볼트까지)만큼 증가시킴에 의해서 유지될 수 있다.
상술된 실시예는 본 발명의 단순한 도해적 설명이다. 발명이 속하는 기술 분야에서의 기술자가 상기 개시를 읽은 후에 다양한 대안 설계가 가능할 것은 명백하다. 예를 들면, 본 발명은 소위 분할 게이트 트랜지스터에 적용될 수 있어서 소거가 상기 소스 영역을 통해서 수행되기 보다는 상기 드레인을 통해서 수행된다.
또한, 상술된 실시예가 P-형 기판에 N-형 소스와 드레인 영역이 주입된 것을 도시하고 있을지라도, 본 발명은 N-형 기판을 구비한 메모리 셀에서도 사용될 것이다. 상기에서, 본 발명의 실시예의 상기 극성은 반대로 되어질 수 있어서 N-형 기판을 채용하는 메모리 셀의 소거 동안에 대역 대 대역 전류를 감소시킨다.
상기 명세서에서, 본 발명은 특정 실시예에 관해서 설명되었다. 그러나, 본 발명의 더 넓은 정신과 범위로부터 떨어지지 않은 채 다양한 변형과 변화는 있을 것이다. 또한, 본 명세서와 도면은 한계적인 사항이라기 보다는 설명적인 것으로 간주되어야 한다.

Claims (25)

  1. 플래시 EEPROM 메모리 셀은
    기판과;
    상기 기판 내의 소스 영역과, 상기 소스 영역에 상기 플래시 EEPROM 메모리 셀의 소거 동안에 소스 전압이 인가되고;
    상기 기판 내의 드레인 영역과;
    상기 기판 위의 산화막층과;
    상기 산화막층 내의 부동 게이트와, 상기 부동 게이트는 상기 소스 영역의 최소한 일부분 상에 배치되고;
    상기 산화막층 내의 제어 게이트와, 상기 산화막층은 상기 부동 게이트 상에 배치되고, 상기 부동 게이트에 상기 플래시 EEPROM 메모리 셀의 소거 동안에 제어 전압이 인가되고;
    상기 기판상에 역 바이어스 연결을 구비하고, 상기 역 바이어스 연결에 상기 플래시 EEPROM 메모리 셀의 소거 동안에 0아닌 제 1 바이어스 전압이 인가되는 것을 특징으로 하는 플래시 EEPROM 메모리 셀.
  2. 제 1 항에 있어서,
    상기 소스 전압은 1V에서 10V까지의 범위에 있고;
    상기 제어 전압은 0V에서 -20V까지의 범위에 있고;
    상기 제 1 바이어스 전압은 0V보다는 더 크고 10V와 같거나 작은 전압인 것을 특징으로 하는 플래시 EEPROM 메모리 셀.
  3. 제 1 항에 있어서, 상기 소스 전압과 상기 제어 전압간의 차이가 충분히 커서 전자 터널링을 상기 부동 게이트로부터 상기 소스 영역까지 플래시 소거 동안에 유도하는 것을 특징으로 하는 플래시 EEPROM 메모리 셀.
  4. 제 1 항에 있어서,
    상기 플래시 EEPROM 메모리 셀은 추가적으로
    상기 기판 내에 배치된 제 1 웰(well)과, 상기 제 1 웰은 상기 소스 영역과 상기 드레인 영역을 둘러싸고, 상기 역 바이어스 연결은 상기 제 1 웰에 연결되고;
    상기 기판 위에 기판 바이어스 연결과, 상기 기판 바이어스 연결에 제 2 바이어스 전압이 상기 플래시 EEPROM 메모리 셀의 소거 동안에 인가되고;
    상기 기판 내에 배치된 제 2 웰을 구비하고, 상기 제 2 웰은 상기 제 1 웰을 둘러싸고, 상기 기판 바이어스 연결은 상기 제 2 웰에 연결됨으로써 상기 플래시 EEPROM 메모리 셀의 소거 동안에 상기 기판으로의 전류 유입을 줄이는 것을 특징으로 하는 플래시 EEPROM 메모리 셀.
  5. 제 4 항에 있어서,
    상기 소스 전압은 0V에서 10V까지의 범위 내에 있고;
    상기 제어 전압은 0V에서 -20V까지의 범위 내에 있고;
    상기 제 1 바이어스 전압은 0V와 10V간에 있고;
    상기 제 2 바이어스 전압은 0V와 -10V간에 있는 것을 특징으로 하는 플래시 EEPROM 메모리 셀.
  6. 제 4 항에 있어서,
    상기 기판은 p-기판이고;
    상기 제 1 웰은 p-웰이고;
    상기 제 2 웰은 n-웰인 것을 특징으로 하는 플래시 EEPROM 메모리 셀.
  7. 제 1 항에 있어서,
    상기 플래시 EEPROM 메모리 셀은 추가적으로 상기 역 바이어스 연결과 연결된 변조기를 구비하고 상기 변조기는 메모리 셀 소거 동안에 제 1 바이어스 전압을 변조하는 것을 특징으로 하는 플래시 EEPROM 메모리 셀.
  8. 제 4 항에 있어서,
    상기 플래시 EEPROM 메모리 셀은 추가적으로 상기 역 바이어스 연결과 연결된 변조기를 구비하고 상기 변조기는 메모리 셀 소거 동안에 제 1 바이어스 전압을 변조하는 것을 특징으로 하는 플래시 EEPROM 메모리 셀.
  9. 제 7 항에 있어서,
    상기 제 1 바이어스 전압을 메모리 셀 소거 동안에 변조하는 것에 사용되는 상기 변조기는 저항인 것을 특징으로 하는 플래시 EEPROM 메모리 셀.
  10. 제 8 항에 있어서,
    상기 제 1 바이어스 전압을 메모리 셀 소거 동안에 변조하는 것에 사용되는 상기 변조기는 저항인 것을 특징으로 하는 플래시 EEPROM 메모리 셀.
  11. 제 8 항에 있어서,상기 역 바이어스 연결은 상기 기판 바이어스 연결과 연결되고, 상기 기판 바이어스 연결과의 상기 역 바이어스 연결의 연결은 상기 제 2 웰이 메모리 셀 소거 동안에 상기 제 1 웰과 상대적으로 반대로 바이어스되게 하는 것을 특징으로 하는 플래시 EEPROM 메모리 셀.
  12. 제 1 항에 있어서,
    상기 제 1 바이어스 전압은 상기 플래시 EEPROM 메모리 셀 동안에 0볼트보다는 더 크고 0.5볼트와 같거나 더 작은 전압인 것을 특징으로 하는 플래시 EEPROM 메모리 셀.
  13. 소스 영역과, 드레인 영역과, 기판 및 제어 게이트를 구비한 플래시 EEPROM 메모리 셀을 소거하는 방법에 있어서, 상기 방법은
    상기 소스 영역에 소스 전압을 인가하는 단계와;
    상기 제어 게이트에 제어 전압을 인가하는 단계와, 상기 제어 전압과 상기 소스 전압간의 차이가 충분하여 상기 플래시 EEPROM 메모리 셀을 소거하고;
    상기 기판에 역 바이어스 전압을 인가하는 것으로, 상기 역 바이어스 전압은 충분하여 상기 소스 영역과 상기 기판간의 대역 대 대역 전류를 감소시키는 단계를 포함하는 것을 특징으로 하는 플래시 EEPROM 메모리 셀을 소거하는 방법.
  14. 제 13 항에 있어서,
    상기 기판 내에 상기 소스 영역과 상기 드레인 영역을 제 1 웰로 둘러싸는 단계와, 상기 역 바이어스 전압은 상기 제 1 웰에 연결되고;
    상기 제 1 웰을 제 2 웰로 둘러싸는 단계와, 상기 제 2 웰은 상기 기판 내에 있고;
    상기 제 2 웰에 기판 바이어스 전압을 인가하는 것으로, 상기 기판 바이어스 전압이 충분히 커서 상기 제 1 웰과 상기 기판 간의 전류 흐름을 감소시키는 단계를 추가적으로 포함하는 것을 특징으로 하는 플래시 EEPROM 메모리 셀을 소거하는 방법.
  15. 제 13 항에 있어서,
    상기 소스 전압을 상기 소스 영역에 인가하는 상기 단계는 0V에서 10V까지의 범위 내의 상기 소스 전압을 인가하는 단계를 포함하고;
    상기 제어 전압을 상기 제어 게이트에 인가하는 상기 단계는 0V에서 -20V까지의 범위 내의 상기 제어 전압을 인가하는 단계를 포함하고;
    상기 역 바이어스 전압을 상기 기판에 인가하는 상기 단계는 0V보다는 더 크고 10V보다 더 작거나 같은 범위 내의 상기 역 바이어스 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 플래시 EEPROM 메모리 셀을 소거하는 방법.
  16. 제 13 항에 있어서,
    상기 방법이 상기 소스 전압을 상기 역 바이어스 전압의 인가와 동시에 또는 그 이전에 인가하는 단계를 추가적으로 포함하는 것을 특징으로 하는 플래시 EEPROM 메모리 셀을 소거하는 방법.
  17. 제 13 항에 있어서,
    상기 역 바이어스 전압을 인가하는 상기 단계는 상기 역 바이어스 전압을 인가하는 상기 단계를 포함하고, 상기 역 바이어스 전압은 상기 플래시 EEPROM 메모리 셀의 소거 동안에 0볼트보다 더 크고 0.5볼트보다 더 작거나 같은 범위 내인 것을 특징으로 하는 플래시 EEPROM 메모리 셀을 소거하는 방법.
  18. 제 13 항에 있어서,
    상기 방법은 상기 역 바이어스 전압을 변조기에 연결하는 단계를 추가적으로 포함하고, 상기 변조기는 메모리 셀 소거 동안에 상기 역 바이어스 전압을 변조시키는 것을 특징으로 하는 플래시 EEPROM 메모리 셀을 소거하는 방법.
  19. 제 18 항에 있어서,
    상기 역 바이어스 전압을 변조기에 연결시키는 상기 단계는 상기 역 바이어스 전압과 저항을 연결시키는 단계를 포함하고, 상기 저항은 메모리 셀 소거 동안에 상기 역 바이어스 전압을 변조시키는 것에 사용되는 것을 특징으로 하는 플래시 EEPROM 메모리 셀을 소거하는 방법.
  20. 제 14 항에 있어서,
    상기 방법은 상기 역 바이어스 전압을 메모리 셀 소거 동안에 상기 기판 바이어스 전압의 인가와 동시에 또는 그 이전에 인가하는 단계를 추가적으로 포함하는 것을 특징으로 하는 플래시 EEPROM 메모리 셀을 소거하는 방법.
  21. 소스 영역과, 드레인 영역과, 기판 및 제어 게이트를 구비하는 플래시 EEPROM 메모리 셀을 소거하는 방법에 있어서, 상기 방법은
    상기 소스 영역에 소스 전압을 인가하는 단계와;
    상기 제어 게이트에 제어 전압을 인가하는 단계와, 상기 제어 전압과 상기 소스 전압간의 차이는 충분하여서 상기 플래시 EEPROM 메모리 셀을 소거하고;
    상기 기판에 역 바이어스 전압을 인가하는 것으로, 상기 역 바이어스 전압이 상기 대역 대 대역 전류에 비례하여 인가되고, 상기 대역 대 대역 전류는 상기 플래시 EEPROM 메모리 셀의 소거 동안에 존재하는 단계를 구비하는 플래시 EEPROM 메모리 셀을 소거하는 방법.
  22. 제 21 항에 있어서,
    역 전압을 인가하는 단계가
    상기 기판과 직렬로 변조기를 연결하는 단계와;
    상기 기판에 직렬로 연결된 상기 변조기에 상기 역 바이어스 전압을 인가하는 단계를 추가적으로 포함하는 것을 특징으로 하는 플래시 EEPROM 메모리 셀을 소거하는 방법.
  23. 제 21 항에 있어서,
    상기 방법은 상기 소스 영역과 상기 드레인 영역을 상기 기판 내의 제1 웰로 둘러싸는 단계와;
    상기 제 1 웰과 직렬로 변조기를 연결하는 단계와, 상기 역 바이어스 전압을 상기 변조기에 연결시키고;
    상기 제 1 웰을 제 2 웰로 둘러싸는 단계와, 상기 제 2 웰은 상기 기판 내에 있고;
    상기 제 2 웰에 기판 바이어스 전압을 인가하는 것으로, 상기 기판 바이어스 전압은 충분히 커서 상기 제 1 웰과 상기 기판 간의 전류 흐름을 감소시키는 단계를 추가적으로 구비하는 것을 특징으로 하는 플래시 EEPROM 메모리 셀을 소거하는 방법.
  24. 제 22 항에 있어서,
    상기 변조기를 상기 기판과 직렬로 연결하는 상기 단계는 상기 기판과 직렬로 저항을 연결하는 단계를 포함하고;
    상기 기판에 직렬로 연결된 상기 변조기에 상기 역 바이어스 전압을 인가하는 상기 단계는 상기 역 바이어스 전압을 상기 기판과 직렬로 연결된 상기 저항에 인가하는 단계를 포함하는 것을 특징으로 하는 플래시 EEPROM 메모리 셀을 소거하는 방법.
  25. 제 23 항에 있어서,
    상기 변조기를 상기 제 1 웰과 직렬로 연결하는 상기 단계는 상기 제 1 웰과 직렬로 저항을 연결하는 단계를 포함하고, 상기 역 바이어스 전압은 상기 저항과 연결되는 것을 특징으로 하는 플래시 EEPROM 메모리 셀을 소거하는 방법.
KR1020007006812A 1997-12-18 1998-12-18 플래시 메모리 디바이스의 소거 동안에 대역 대 대역 및/또는 애벌란시 전류를 감소시키는 바이어스 방법 및 구조 KR100554708B1 (ko)

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