KR100715128B1 - 집적 회로 및 집적 회로 동작 방법 - Google Patents

집적 회로 및 집적 회로 동작 방법 Download PDF

Info

Publication number
KR100715128B1
KR100715128B1 KR1020000040190A KR20000040190A KR100715128B1 KR 100715128 B1 KR100715128 B1 KR 100715128B1 KR 1020000040190 A KR1020000040190 A KR 1020000040190A KR 20000040190 A KR20000040190 A KR 20000040190A KR 100715128 B1 KR100715128 B1 KR 100715128B1
Authority
KR
South Korea
Prior art keywords
voltage
tub
drain
memory cell
source
Prior art date
Application number
KR1020000040190A
Other languages
English (en)
Other versions
KR20010029939A (ko
Inventor
첸춘
Original Assignee
루센트 테크놀러지스 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 루센트 테크놀러지스 인크 filed Critical 루센트 테크놀러지스 인크
Publication of KR20010029939A publication Critical patent/KR20010029939A/ko
Application granted granted Critical
Publication of KR100715128B1 publication Critical patent/KR100715128B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

집적 회로는 프로그래밍용 2차 전자 주입을 이용하는 메모리 디바이스와 함께 이용하기 위한 개선된 전압 조정기를 갖는다. 일반적으로 플로팅 게이트 EEPROM인 상기 메모리 디바이스는 도핑된 터브 영역(doped tub region)에 형성된 소스 및 드레인 영역을 갖는다. 제 1 전압원은 메모리 디바이스의 소스 및 드레인 영역과 동일한 처리로 형성된 다이오드에, 항복 전압에 가까운 역 바이어스를 가하기 위해 사용된다. 작은 바이어스 전류가 제 1 전압원으로부터 제 2 전압원으로 역 바이어스된 다이오드를 통해 흐르며, 그에 의해 기준 전압을 구현한다. 메모리 디바이스의 드레인 전압이 일반적으로 바이폴라 트랜지스터에 의해 대략 기준 전압 아래의 다이오드 강하(약 0.7V)로, 따라서, 메모리 디바이스의 드레인/터브 항복 전압 이하로 바이어스된다. 이와 같은 방법으로, 기준 전압 트랙은 개선된 프로그래밍 속도 및/또는 방해 마진이 얻어지도록, 프로세스 변동, 온도 변동 등으로 인해 메모리 디바이스 내에서 변화된다.
전압 조정기, 터브

Description

집적 회로 및 집적 회로 동작 방법{Voltage regulation for integrated circuit memory}
도 1은 본 발명의 예시적 실시예를 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명*
100: P-기판 101: N-터브
102: P-터브 105: N+ 소스
106: N+ 드레인 113: 네가티브 전압원(-3V)
116: 고임피던스 전압원 118: 저임피던스 전압원
본 발명은 메모리와 함께 사용되는 전압 조정기(regulator)를 구비한 집적 회로(IC)에 관한 것이다.
전원이 꺼져있을 때에도 메모리에 저장된 정보를 유지하는 것이 요구되는 응용 분야에서 비휘발성 메모리가 응용되고 있다. 비휘발성 메모리를 구현하기 위한 다양한 형태의 집적 회로 기술이 개발되어 왔으며, 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(EEPROM)가 상업적으로 큰 관심을 끌고 있다. EEPROM은 전하 저장 영역에 전하를 주입하는 것에 의존하는데, 상기 전하 저장 영역은 통상적으로 2진 메모리의 경우에 논리 "1" 또는 논리 "0"이 저장되었는지를 결정하는 전하를 저장하는 플로팅(예를 들어, 절연된) 게이트이다. 그렇지만, 2가지 이상의 논리 레벨을 저장하는 다중-레벨 메모리 셀에 있어서는 저장 전하의 레벨이 2가지 이상일 수 있다. "플래시(flash)" 메모리라 칭해지는 특별한 형태의 EEPROM에 있어서, 전체 메모리 어레이 또는 서브-어레이를 소거하는 것이 가능하다. 이것은 어레이의 각 메모리 셀이 독립적으로 소거되었던 것보다 훨씬 빠른 동작이다.
EEPROM 셀을 프로그램하기 위해서는, 터브(tub)와 관련해서 소정 극성의 고전압을 드레인 접합에 인가하여 플로팅 게이트에 전하를 주입한다. 미국 특허 제5,103,425호에 개시된 바와 같은 종래의 채널 열 전자 주입(channel hot electron injection)에 있어서는, 플래시 메모리 프로세스에서 동시에 형성된 제너 다이오드에 의한 프로그래밍 전압의 조정이 사용되고 있다. 셀을 소거하기 위해서는, 반대 극성의 고전압을 게이트에 인가하여 저장된 전하를 제거한다. EEPROM 셀에서 기록/소거 프로그래밍 동작은 통상적으로 셀에 있는 정보를 검색하는 판독 동작보다 훨씬 느리기 때문에 프로그래밍 속도를 최대로 하기 위한 노력이 기울여져 왔다.
플래시 메모리를 구현하는데 적절한 한가지 형태의 플로팅 게이트 메모리에 있어서는, 메모리 셀을 프로그램하기 위해 2차 전자 주입을 활용한다. 이 기법에서는, 본 문헌과 함께 양도되어 있고 참고문헌으로서 병합되어 있는 미국 특허 제5,659,504호의 "Method and Apparatus for Hot Carrier Injection"에 개시된 바와 같이 셀을 프로그램하는데 있어서 낮은 전압을 사용할 수 있다. 2차 전자의 수를 충분하게 발생하기 위해, EEPROM의 드레인 대 터브(drain-to-tub)의 접합을, 실제 항복 전압보다 낮은 약 0.5 내지 1.0볼트인 서브 항복 레짐(sub-breakdown regime)으로 역 바이어스시킨다.
접합이 항복 전압에 가까울수록 프로그램의 속도는 빨라지며, 프로그램 교란 마진은 적어진다. 한가지 현대 구현으로 포지티브 논리 "1"을 셀로 프로그램하기 위해, 메모리 셀들이 위치하는 터브에 약 -3볼트의 전압을 인가하고, 메모리 셀들의 드레인들에 접속되어 있는 비트 라인에 약 +3볼트의 전압을 인가한다. 셀을 소거하기 위해(즉, 포지티브 논리 "0"을 기록하기 위해), 메모리 터브는 통상적으로 약 10볼트로 바이어스되고 게이트는 약 -8볼트로 바이어스되며, 이 둘 모두는 웨이퍼 기판과 관련해서 0볼트에서 시작한다. 이것은, n-채널 메모리 디바이스인 경우, 전자가 되는 전하를 플로팅 게이트에서 제거한다. 이 레짐에서, 플래시 메모리 디바이스의 프로그램 속도와 교란 마진(disturb margin)은 계단형의 드레인 접합을 변형시킬 수 있는 전압 변동과 제조 프로세스 변동에 매우 민감하다.
셀을 판독할 때는, 웨이퍼 기판과 관련해서, 비트 라인에 약 +1볼트를 인가하고, 메모리 셀 터브에 0볼트를 인가한다. 그렇지만, 판독 중에는 2차 전자들이 발생될 필요가 없기 때문에 드레인/터브 바이어스 전압은 인가되지 않는다.
발명자는 도핑된 터브 영역에 형성된 메모리 디바이스들과 함께 사용하기 위한 전압 조정기를 구비하는 집적 회로를 발명하였다. 메모리 디바이스의 소스 및 드레인 영역의 형성 프로세스와 동일한 프로세스로 이롭게 형성된 다이오드를 근사적으로 항복 전압으로 역 바이어스시키기 위해 고임피던스 전압원을 사용한다. 역 바이어스된 다이오드를 통해 바이어스 전류가 흐르게 되고 이에 의해 다이오드 양단에는 기준 전압이 설정된다. 그런 다음, 메모리 디바이스의 드레인은 통상적으로 바이폴라 트랜지스터에 의해 대략 상기 기준 전압보다 낮은 다이오드 강하 (약 0.7볼트)로 바이어스되며, 그래서 대략 메모리 디바이스의 드레-터브 항복 전압보다 아래의 전아 강하로 바이어스된다. 통상의 실시예에서, 메모리 디바이스는 플로팅 게이트 메모리 디바이스이다.
후술되는 상세한 설명은, 플로팅 게이트형 플래시 메모리 디바이스와 함께 사용하기에 적합한 전압 조정기 기술에 관한 것이며, 다른 응용들도 실시가능하다. 2차 전자 주입형 플로팅 게이트 메모리의 조정 시스템은 여러 가지 다른 설계기술보다 복잡한데, 왜냐하면 네가티브 및 포지티브 전하의 펌프 작용을 조정할 필요가 있기 때문이다. 발명자는 프로그램 속도를 최대로 하고 적절한 교란 마진을 유지하기 위해서는 드레인 전압을 더욱 정밀하게 조정할 필요가 있는 것으로 판단했다. "교란 마진(disturb margin)"은 동일한 비트 라인 상의 선택되지 않은 셀들이 동일한 드레인/터브 바이어스(예시적인 경우에 6볼트)를 경험하게 되는 사실에 관련되고, 이것은 "교란"이라고 칭해지는, 플로팅 게이트로의 원하지 않는 전자 주입을 야기한다는 것을 유념해야 한다.
오늘날의 기술에서, 역 바이어스된 기준 다이오드의 항복(breakdown)을 유도하기 위해 전압원, 즉 통상적으로 고출력 임피던스를 갖는 작은 기준 펌프를 사용한다. 상기 기준 다이오드는, 메모리 셀 소스 및 드레인 영역들에서와 같이, 동일한 IC 제조 프로세스 및 통상적인 동일한 터브에 바람직하게 형성된다. 이것은 기준 다이오드가, 프로세스 변동, 전압 변동, 온도 영향 등으로 인해 생길 수 있는 메모리 셀의 변화를 추적할 수 있게 해준다. 고임피던스로 인해, 기준 다이오드를 통해 기준 펌프에서 네가티브 전압원으로, 즉 통상적으로 전하 펌프로 작은 바이어스 전류가 흐른다. 이 작은 전류는 네가티브 펌프 상의 추가의 부하를 최소화시키며, 또한 예시적 실시예에서 반도체 웨이퍼 기판과 관련한 터브를 약 -3볼트로 바이어스시키는데도 통상적으로 사용된다. 실제에 있어서는, 상기 역 바이어스된 기준 다이오드를 통하는 전류가 통상적으로 100 마이크로암페어 미만으로 되도록 상기 고임피던스 전압원의 임피던스를 선택한다.
그런 다음 플래시 메모리 디바이스의 드레인 전압은 상기 드레인/기판 항복 전압 이하의 다이오드 전압 강하(약 0.7볼트)로 조정된다. 이것은 플래시 메모리와 동일한 IC 제조 프로세스로 양호하게 형성된 바이폴라 트랜지스터에 의해 통상적으로 달성된다. 상기 바이폴라 트랜지스터의 콜렉터는 낮은 임피던스 전압원에 접속되어, 통상적으로 프로그래밍 동안 1 밀리암페어보다 큰 전류가 메모리 셀에 제공된다. 바이폴라 트랜지스터의 전류 이득은 상기 기준 다이오드로부터 프로그래밍 전류를 절연시킨다. 본 발명의 전압 조정 기술에 따라 프로세스 변동과 기판 바이어스 변동을 추적하여, 메모리 디바이스의 드레인과 기판 간의 접합을 항복 전압 이하의 약 0.7볼트로 일관되게 바이어스시킬 수 있다. 발명자는 이 기술이 통상의 종래의 바이어싱 기술에 비해 프로그래밍 속도 및/또는 교란 마진에 있어서 성능이 개선되고, 다른 이득도 있는 것으로 판단하였다.
도면을 참조하면, "스택 게이트(stacked gate)" 종류의 플로팅 게이트 메모리 셀을 갖는 본 발명의 예시된 실시예가 도시되어 있다. 스택 게이트 셀은 제어 게이트(108) 바로 아래 플로팅 게이트(107)를 형성하는데, 이들 게이트 위에 아래에 놓이고 분리시키는 유전체 층을 가지며, 명료하게 하기 위해 생략한다. 대안적으로, 게이트들이 부분적으로 오프셋되어 있는 스플릿-게이트 설계들(split-gate designs)도 또한 종래기술에 공지되어 사용될 수 있다. 메모리 셀은 n-터브(101)에 위치한 p-터브(102)에 형성된다. 용어 "웰(well)"은 "터브(tub)"와 같은 뜻으로 종래기술의 당업자에 의해 사용되며, 또한 이 중 어느 한쪽은 도핑된 반도체 영역을 의미한다는 것을 유념해야 한다. 터브는 기판이나 다른 터브에 전형적으로는 대향 도핑 형태로 형성될 수 있다. 또한, 터브(예를 들어, p-터브)의 한 형태는 기판(예를 들어, p형 기판)에 형성된 다른 형태의 터브(예를 들어, n-터브) 내에 형성될 수 있다. 메모리 셀은 통상적으로 p-터브(102)에 형성된 어레이 내의 다수 중 하나이며, 예시된 경우에서 도체(114)를 통해 VSS(0V)에 접속된 n+ 소스 영역(105)을 포함한다. p-터브(102)는 p+ 터브-결합 영역(103)과 도체(112)에 의해 네가티브 전압원(113)에 접속되어 있다. 네가티브 전압원(113)은 통상적으로 메모리 어레이로서 동일한 IC상에 위치된 전하 펌프이지만, 원한다면 외부 전압원일 수 있다. 유사하게, 고임피던스 전압원(116)과 저임피던스 전압원(118)은 통상적으로 통상 실시예에서 약 4V를 제공하는 전하 펌프이지만 외부 소스일 수 있다.
역 바이어스 기준 다이오드는 n+ 영역(104)을 음극으로서 포함하고, 양극으로서의 p-터브(102)는 도체(115)를 거쳐 고임피던스 전압원(116)에 접속되어 있다. n+ 음극(104)은 통상적으로 메모리 디바이스의 드레인 접합 항복 전압을 트래킹하도록 메모리 디바이스의 드레인 접합(106)과 같은 동일한 도핑 및 구조를 갖는다. 그러나 기준 다이오드의 구조는 만일 변경된 항복 특성(예를 들어 제너 또는 애벌런치(avalanche))을 원한다면, 이 도핑 레벨을 변경하거나 부가 도핑된 영역들을 부가함에 따라 변경될 수 있다. 예시된 경우에서, 기준 다이오드는 개별적으로 조정된 네가티브 전압 Vsub(-3V)와 소형 포지티브 전하 펌프(116)에 의해 발생된 포지티브 전압 사이에서 바이어스된다. 충분한 시간이 흐른 후에, 역 항복 기준 다이오드의 포지티브 전압은 다음과 같이 고정될 것이다:
Vref = Vbd + Vsub
여기서, Vbd는 플래시 메모리 디바이스 내부의 드레인 접합의 항복 전압이며, 하나의 현재 IC 구현상 대략 7V이다. 그 후 Vref는 주 전하 펌프의 출력이 플래시 메모리 디바이스의 드레인으로 통과되는, 바이폴라 또는 n채널 MOSFET 디바이스의 게이트 바이어스를 제어하는데 사용된다. 그와 같은 경우, 플래시 메모리 디바이스들의 드레인 바이어스는 다음과 같이 조정된다:
Vd = Vref-0.7 = Vbd + Vsub-0.7
이것은 Vbd의 정확한 값을 변경할 수 있는 가능한 프로세스 변동이나 Vsub에서의 변동에 관계없이, 드레인 바이어스가 항상 Vd-Vsub=Vbd-0.7V라는 것을 의미한다.
본 기술이 프로그래밍용 2차 전자 주입을 이용하는 플로팅 게이트 EEPROM과 함께 유리하게 사용되는 한편, 프로그래밍용 2차 전자 주입을 이용하는 것을 포함하는 다른 형태의 비휘발성 메모리에 대한 애플리케이션도 또한 가능하며, 본 명세서에 포함되어 있다. 또한, 예시의 실시예는 전압원(118)으로부터 터브(102)에 주입된 전류를 최소화하는 전류 이득을 제공하므로, 그 전압원으로부터 메모리 셀에 교란을 최소화하는, 전압 강하 디바이스로서의 바이폴라 트랜지스터의 사용을 도시하였다. 또한, 베이스/소스 접합에 의해 형성된 다이오드는 대략 0.7V의 전압 강하를 제공하며, 이것은 통상의 EEPROM 셀에 사용하는데 대략 이상적이다. 그러나 예를 들어 전계 효과 트랜지스터 등의 상이한 전압 강하 디바이스의 사용은, 만일 Vref 아래의 약 0.5 내지 0.8v의 범위에서 비교적 일정한 전압 강하를 제공하도록 백 게이트(back-gate) 바이어싱에서의 변동을 최소화하기 위해 적절한 고려가 주어진다면 가능하다. 기준 다이오드는 도면에 도시된 메모리 셀과 같은 동일한 터브에 바람직하게 형성되며, 그에 의해 양극은 터브의 일부로서 형성되고, 그러므로 거기에 완전히 접속된다. 그러나 기준 다이오드는 원한다면 개별 터브와, 메모리 셀이 형성되는 터브에 접속된 양극에 형성될 수 있다. 통상적인 실시예에서, 기준 다이오드와 바이폴라 트랜지스터를 포함하는 단일 전압 조정기는 소정의 터브 내의 소정 어레이에 모든 메모리 셀을 위해 사용될 수 있다. 그러나 소정의 바이폴라 트랜지스터 상의 과도한 드레인 전류를 막기 위해서 또는 다른 목적을 위해, 원한다면 하나 이상의 전압 조정기가 사용될 수 있다. 원한다면 고유 전압 조정기를 각각 갖는, 소정의 집적 회로에 몇몇 메모리 어레이가 형성되는 것이 가능하다.
상기 예시된 실시예가 n채널 EEPROM 셀에 의해 설명되었지만, p채널 EEPROM 셀의 사용이 가능하며, 그 경우에, 도핑 전도성 형태 및 전압 극성은 설명된 것과는 반대로 될 것이라는 사실에 마지막으로 유념해야 한다.

Claims (25)

  1. 도핑된 터브(tub)에 형성된 소스 및 드레인 영역들을 포함하는 메모리 셀과 상기 터브 위에 놓인 제어 게이트를 포함하는 집적 회로에 있어서:
    상기 도핑된 터브에 접속된 제 1 전극 및 제 1 전압원에 접속된 제 2 전극을 갖는 역-항복 다이오드를 포함하는 전압 조정기를 더 포함하고, 상기 제 2 전극과 상기 메모리 셀의 드레인 사이에 접속된 전압 강하 디바이스(voltage-dropping device)를 더 포함하는 것을 특징으로 하는, 집적 회로.
  2. 제 1 항에 있어서,
    상기 전압 강하 디바이스는 제 2 전압원에 접속된 컬렉터, 상기 제 2 전극에 접속된 베이스, 및 상기 메모리 셀의 상기 드레인에 접속된 이미터를 갖는 바이폴라 트렌지스터인, 집적 회로.
  3. 제 1 항에 있어서,
    상기 메모리 셀은, 상기 터브 위에 놓이며 적어도 부분적으로 상기 제어 게이트 아래에 놓인 플로팅 게이트를 더 포함하는, 집적 회로.
  4. 제 1 항에 있어서,
    상기 메모리 셀은, 상기 제어 게이트 및 상기 드레인에 고전압들을 인가하고 상기 터브에 저전압을 인가함으로써 프로그램되는, 집적 회로.
  5. 제 1 항에 있어서,
    상기 터브는 p-터브이며, 상기 제 2 전극 및 상기 소스와 드레인 영역들은 상기 터브에 형성된 n+ 영역들인, 집적 회로.
  6. 제 5 항에 있어서,
    상기 p-터브는, p-형 기판에 형성된 n-터브에 형성되는, 집적 회로.
  7. 제 6 항에 있어서,
    상기 메모리 셀의 프로그래밍 동안, 상기 p-터브는 상기 기판에 인가된 전압에 대하여 네가티브 바이어스 전압원에 접속되는, 집적 회로.
  8. 제 6 항에 있어서,
    n+ 소스 영역 및 상기 p-형 기판은 접지 전압원(Vss)에 접속되는, 집적 회로.
  9. 도핑된 터브에 형성된 소스 및 드레인 영역들을 포함하는 메모리 셀과 상기 터브 위에 놓인 제어 게이트를 포함하는 집적 회로를 동작하는 방법에 있어서:
    제 1 전압원으로부터, 상기 도핑된 터브에 접속된 제 1 전극과 상기 제 1 전압원에 접속된 제 2 전극을 갖는 역-항복 다이오드로 전압을 제공하고,
    전압 강하 디바이스가 상기 제 2 전극과 상기 메모리 셀의 상기 드레인 사이에 접속되는 것을 특징으로 하는, 집적 회로 동작 방법.
  10. 제 9 항에 있어서,
    상기 메모리 셀은, 상기 터브 위에 놓이며 적어도 부분적으로 상기 제어 게이트 아래에 놓인 플로팅 게이트를 더 포함하는, 집적 회로 동작 방법.
  11. 제 9 항에 있어서,
    상기 메모리 셀은, 상기 제어 게이트 및 상기 드레인에 고전압들을 인가하고 상기 터브에 저전압을 인가함으로써 프로그램되는, 집적 회로 동작 방법.
  12. 제 9 항에 있어서,
    상기 터브는 p-터브이며, 상기 제 2 전극 및 소스와 드레인 영역들은 상기 터브에 형성된 n+ 영역들인, 집적 회로 동작 방법.
  13. 제 12 항에 있어서,
    상기 p-터브는, p-형 기판에 형성된 n-터브에 형성되는, 집적 회로 동작 방법.
  14. 제 13 항에 있어서,
    상기 메모리 셀의 프로그래밍 동안, 상기 p-터브는 상기 기판에 인가된 전압에 대하여 네가티브 바이어스 전압원에 접속되는, 집적 회로 동작 방법.
  15. 제 13 항에 있어서,
    n+ 소스 영역 및 상기 p-형 기판은 접지 전압원(Vss)에 접속되는, 집적 회로 동작 방법.
  16. 제 9 항에 있어서,
    항복 전압이 상기 제 1 및 제 2 전극들 사이에 인가될 때, 상기 전압 강하 디바이스는 상기 메모리 셀의 드레인과 상기 도핑된 터브 사이의 상기 항복 전압에 관련된 실질적으로 고정된 전압 차동(voltage differential)을 유지하는, 집적 회로 동작 방법.
  17. 제 16 항에 있어서,
    상기 전압 강하 디바이스는, 제 2 전압원에 접속된 콜렉터, 상기 제 2 전극에 접속된 베이스, 및 상기 메모리 셀의 상기 드레인에 접속된 이미터를 갖는 바이폴라 트랜지스터인, 집적 회로 동작 방법.
  18. 제 17 항에 있어서,
    상기 제 1 전극은 애노드이고;
    상기 제 2 전극은 캐소드이고;
    상기 실질적으로 고정된 전압 차동은 상기 항복 전압보다 상기 바이폴라 트랜지스터의 베이스와 이미터 사이의 p-n 접합에서의 전압 강하만큼 더 작은, 집적 회로 동작 방법.
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 제 1 항에 있어서,
    항복 전압이 상기 제 1 및 제 2 전극들 사이에 인가될 때, 상기 전압 강하 디바이스는 상기 메모리 셀의 드레인과 상기 도핑된 터브 사이의 상기 항복 전압에 관련된 실질적으로 고정된 전압 차동을 유지하는, 집적 회로.
  24. 제 23 항에 있어서,
    상기 전압 강하 디바이스는, 제 2 전압원에 접속된 콜렉터, 상기 제 2 전극에 접속된 베이스, 및 상기 메모리 셀의 상기 드레인에 접속된 이미터를 갖는 바이폴라 트랜지스터인, 집적 회로.
  25. 제 24 항에 있어서,
    상기 제 1 전극은 애노드이고;
    상기 제 2 전극은 캐소드이고;
    상기 실질적으로 고정된 전압 차동은 상기 항복 전압보다 상기 바이폴라 트랜지스터의 베이스와 이미터 사이의 p-n 접합에서의 전압 강하만큼 더 작은, 집적 회로.
KR1020000040190A 1999-07-13 2000-07-13 집적 회로 및 집적 회로 동작 방법 KR100715128B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/352,566 1999-07-13
US9/352,566 1999-07-13
US09/352,566 US6141252A (en) 1999-07-13 1999-07-13 Voltage regulation for integrated circuit memory

Publications (2)

Publication Number Publication Date
KR20010029939A KR20010029939A (ko) 2001-04-16
KR100715128B1 true KR100715128B1 (ko) 2007-05-10

Family

ID=23385651

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000040190A KR100715128B1 (ko) 1999-07-13 2000-07-13 집적 회로 및 집적 회로 동작 방법

Country Status (4)

Country Link
US (1) US6141252A (ko)
JP (1) JP4071920B2 (ko)
KR (1) KR100715128B1 (ko)
TW (1) TW456040B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6744671B2 (en) * 2000-12-29 2004-06-01 Intel Corporation Kicker for non-volatile memory drain bias
US6535423B2 (en) * 2000-12-29 2003-03-18 Intel Corporation Drain bias for non-volatile memory
US6477086B2 (en) 2000-12-29 2002-11-05 Intel Corporation Local sensing of non-volatile memory
US6570789B2 (en) 2000-12-29 2003-05-27 Intel Corporation Load for non-volatile memory drain bias
US6456540B1 (en) 2001-01-30 2002-09-24 Intel Corporation Method and apparatus for gating a global column select line with address transition detection

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5077691A (en) * 1989-10-23 1991-12-31 Advanced Micro Devices, Inc. Flash EEPROM array with negative gate voltage erase operation
JPH0577691A (ja) * 1991-09-17 1993-03-30 Asmo Co Ltd ワイパブレードラバーおよびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5077691A (en) * 1989-10-23 1991-12-31 Advanced Micro Devices, Inc. Flash EEPROM array with negative gate voltage erase operation
JPH0577691A (ja) * 1991-09-17 1993-03-30 Asmo Co Ltd ワイパブレードラバーおよびその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
미국 특허공보 제5,077,691호

Also Published As

Publication number Publication date
JP2001068570A (ja) 2001-03-16
JP4071920B2 (ja) 2008-04-02
KR20010029939A (ko) 2001-04-16
US6141252A (en) 2000-10-31
TW456040B (en) 2001-09-21

Similar Documents

Publication Publication Date Title
US5896315A (en) Nonvolatile memory
US6175522B1 (en) Read operation scheme for a high-density, low voltage, and superior reliability nand flash memory device
US4630085A (en) Erasable, programmable read-only memory device
US8139416B2 (en) Operation methods for memory cell and array for reducing punch through leakage
US7436710B2 (en) EEPROM memory device with cell having NMOS in a P pocket as a control gate, PMOS program/erase transistor, and PMOS access transistor in a common well
US6352886B2 (en) Method of manufacturing floating gate memory with substrate band-to-band tunneling induced hot electron injection
US6628544B2 (en) Flash memory cell and method to achieve multiple bits per cell
US5521867A (en) Adjustable threshold voltage conversion circuit
US5617358A (en) Nonvolatile semiconductor memory device capable of converging threshold voltage with low power supply voltage
US9704577B2 (en) Two transistor SONOS flash memory
US7447063B2 (en) Nonvolatile semiconductor memory device
US5295095A (en) Method of programming electrically erasable programmable read-only memory using particular substrate bias
KR100715128B1 (ko) 집적 회로 및 집적 회로 동작 방법
US7773423B1 (en) Low power, CMOS compatible non-volatile memory cell and related method and memory array
US7088623B2 (en) Non-volatile memory technology suitable for flash and byte operation application
US6363012B1 (en) Method for improved programming efficiency in flash memory cells
KR100422174B1 (ko) 향상된프리-프로그램및소거특성을갖는플래시메모리셀및어레이
US6850440B2 (en) Method for improved programming efficiency in flash memory cells
US6711065B2 (en) 1 T flash memory recovery scheme for over-erasure
US6545913B2 (en) Memory cell of nonvolatile semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment
FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20160411

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee