TW456040B - Voltage regulation for integrated circuit memory - Google Patents
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Description
^ 45 60 άΟ 五、發明說明u) 舞明背景 一 1 .發明範疇 本發明與積體電路（IC)有關，此積體電路具有使用於記 憶體的電壓調整器。 2.相關技藝說明 永久記，憶體用於許多既使電源中斷也要保留記憶體令儲 存資料的應用中。各種完成永久記憶體的積體電路技術已 經發展成功’其中電可抹除、可程式唯讀記憶體（eepr〇m；) 具有重大的商業利益。EEPROMs依賴電荷喷射至電荷儲存 區域，一般使用一浮動（例如，絕緣）閘儲存電荷以便決定 儲存是否為邏輯” 1 "或"〇 ”，如果用的是二進位記憶體。不 過’有可能儲存二層以上的電荷，多層記憶體單元可諸存 超過二層的邏輯層。_種特別型式的EEpR〇M，稱為π快閃,, 記憶體，容許用來抹除全部記憶體陣列或次陣列。這是 一種比陣列中各記憶體單獨抹除快許多的操作。 欲程式化EEPROM單元，須施加已知桶極性的高電壓於汲 極連接，以便喷射電荷至浮動閘。由快閃記憶體製程中同 步形成的齊納二極體調整規劃處理電壓已經用於傳統通道 熱，子噴射，如美國專利5,丨03, 425所述，欲抹除單元， j %加相反極性的阿電壓至閘以便消除儲存電荷。eep ，元的寫入/抹除規劃操作一般比從單元取出資料的讀出 操作慢很多，所以已經努力完成加大規劃處理速度。 _種 '浮動閘型式的記憶體適合製成快閃記憶體陣列利用 二次電子噴射以便協助規劃處理單元。這種技術容許使用
O:\65\65293.ptd 第6頁 4 5 6 0 4 0 五、發明說明（2) 低電壓作規劃處理例如美國專利5，6 5 9，5 0 4 ”熱載體喷-射的方法及設備”所述，申請人同本文申請人，在此提出. 供參考。為了產生充分的二次電子數量，EE PR0M單元的汲 極-桶連接係反向偏壓達次崩潰區域，約為0. 5V - 1. 0V低 於真實的崩潰電壓。 接面受偏壓愈接近崩潰電壓，則規劃處理愈快，但是規 劃干擾界限較小。欲將一正值邏輯"Γ'規劃處理進入一最 新構造的單元，施加約-3 V至記憶體單元所在的桶，及約 + 3 V施加在連接記憶體單元汲極的位元線。為了抹除該單 元（即，寫入正值邏輯"(T )，一般係將記憶體桶偏壓至約 M 0V及將閘極偏壓至約-8V，兩者皆.相對於晶圓基板之0V 。如此消除了浮動閘上面的電荷，如為η -通道記憶' 體元件 則為電子 就此方法而言，快閃記憶體元件的規劃處理速 度及干擾界限對供應電壓波動及可能改變汲極接面斜度的 製造方法變化非常靈敏。 閱讀單元時，施加以相對於晶圓基板為約+ 1 V至位元線 ，及施加0 V至記憶體單元桶。不過，閱讀時不施加汲極-桶的偏壓，因為不需要產生二次電子。 發明概述 本發明係一種半導體電路，具有與在摻雜桶區域中形成 的記憶體一起使用的電壓調整器。高阻抗電壓源用來反向 偏壓二極體至接近崩潰電壓，該二極體最好係以記憶體元 件的源極與汲極區域相同的製程來形成。偏壓電流流經反 向偏壓二極體，因而建立橫跨二極體的參考電壓。然後一
45 60 4 0 五、發明說明（3) 般使用雙tL子電晶體來偏壓記憶體元件的汲極，達到低於 參考電璧一個二極體電壓降（約〇. 7 V )，因而大約低於記憶 體元件的及極〜桶的崩潰電壓一個二極體電壓降。在一標 準具體實施例中，記憶體元件係為一浮動閘記憶體元件。 圖式簡單說明 圖顯示本發明的具體實施例。 詳細說明 下列詳細說明關係一種電壓绸整技術適合使用浮動閘型 快閃EE PR0M記憶體，及可能的其他應用。二次電子噴射型 記憶體的調整系統比各種其他設計更複雜，因為負及正電 荷泵都需要調整。已經確定更準確的汲極電壓調整比較理 想’以使處理速度達最大化，同時保持充分的干擾界 >主意"干擾界限"係指在同一位元線上未選擇的單元經歷同 樣的汲極-桶的偏壓（圖示為6V),造成電子喷入浮動閉" 佳，稱為"干擾”。 ，電屋源 向偏壓參 製造方法 如因製 ，一小偏壞 般也是電荷 也用來使 實施例）， 在現代的技術中 抗，係用來引起反 體較好是以相同i C 源極與汲極區域在同一桶内 縱記憶體單元變化 等。由於高阻抗， 至負電壓源， 額外負載，這種泵 偏壓至约-3V(具體 ’ 為又為一小參考泵含輸出阻 考二極體產生崩潰。參考二極 形成’且一般係與記憶體單元 形成。如此容許參考二極體填 程變化’電壓變化’溫度影響 電流流經參考二極體從參考泵 粟°這種小電流降低負泵上的 揭相對於半導體晶圓基板產生 實際上’V阻抗電壓源的限
4 5 6 0 4 0 五、發明說明（4) " 抗經選擇使/流經反向偏壓參考二極體的電流一般小於丨〇 〇 β Α α 快閃記憶體元件的偏電壓調整至低於汲極—基板崩潰電 塵約一個二極體電壓降（約〇.7V) ^這一般由雙^載子電晶體 元成’較理想以相同IC製造方法形成如快閃記惊體。雜載 子電晶體的集極連接一低阻抗電壓源，—般在規劃處理中 提供大於1 m Α電流至記憶體單元。雙載子電晶體的電流增 益（¾絕規劃電流與參考一極體。本發明的電壓調整技術且 有能力追縱製程變化及基板偏塵波動，並—致偏壓半導體 元件汲極及基板之間的接面至約低於崩潰電壓Q.7V。已確 定本發明對提供處理速度及/或干擾界限的改善性能，與 先前技藝偏壓技術比較，尚有其他可能的利益。 - 如圖所示，本發明具體實施例的浮動閘記憶體單元為 "疊式閘M。疊式閘單元直接在控制閘1 08下方形成浮動閘 107，為了顯示清楚，省略分別放在問上面及下面的介電 層。另外，可以使用分裂式閘設計’其中閘係部份偏置， 亦為本技藝所熟知。記憶體單元在位於η -桶1 0 1内之p-桶 1 0 2内形成。注意，名詞"井”亦為本技藝工作人員所使用 與"桶''同義，同時亦指摻雜的半導體區域。桶可在基板内 形成，或在另一桶内，一般為反摻雜型。另外’ 一種桶 (如ρ -橘）可在基板（如ρ-型基板）内形成的另一種桶（如η-桶）内形成。記憶體單元一般為在t桶1 0 2形成的陣列中許 多單元之一，在例示之實施例中並包括經由導體11 4連接 至Vss(0V)之+源極區域丨05 °P —桶102藉由P +桶-連結件區
0:\65^5293.pid 第9頁 456040 五、發明說明（5) 域1 0 3及導渡1 1 2連接負電壓源J i 3。負電壓源i工3 一般為電— 荷泵置於同記憶體陣列相同的丨c上面，但是如需要可為外 電壓源。同樣、，高阻抗電壓源丨丨6及低阻抗電壓源丨丨8均為 電荷泵，在標準具體實施例中，提供約〇，但可以為外部 電源。 反向偏壓參考二極體包括n+源區域1〇4作為陰極及p—桶 1 0 2作為陽極’經導體1 1 5連接高阻抗電壓源11 6。n +陰極 1 0 4 —般具有與記憶體元件的汲極接面丨〇 6相同的摻雜及幾 何外形。不過’參考二極體的結構可以修改，如改變摻雜 位階或添加額外的摻雜區域，如果需要修改崩潰特性（如 齊納或崩潰）^在圖示的情況中，參考二極體係在分開調 整之負電壓Vsub (-3V)及由小正電荷泵116產生的正電塵 之間偏歷。過了充分的時間，反向崩潰參考二極體的正電 壓會趨於穩定如··
Vref=Vbd+Vsub * 其中Vbd為快閃記憶體元件内汲極接面的崩潰電壓，在現 有的1C構造上約為。接著以yref來控制雙載子或〇_通道 M0SFET元件的閘偏壓’該閘主電荷泵的輸出係經由μομΕΤ 元件傳送到快問s己憶體元件的没極。在此情況下，調整炮 \ 閃記憶體元件的汲極偏壓於： -
Vd=Vref-0.7=Vbd+Vsub-0.7 > 上式表示汲極偏壓必須保持Vd-VsubrVbd-O.TV，不管可能 的製程變化為何1該變化會改變Vbd的實際值或vsub的波 動。
第10頁 456040
五、發明說明（6)
雖然本技-術有利於使用浮動閘的EEpR⑽S利用二_欠 喷射作規劃處理，其他種類的永久記憶體的應用，勺電子 用二次電子喷射作規劃處理，也有可能，並且包括上=利 内。另外，圖示的具體實施例也顯示使用雙載子本文 為電歷降裝置。因為提供電流增益以減少從電屬源丨^8體作 出的電流進入桶丨0 2，因而減少該電壓源對記憶體單元干 擾。另外，由基-源極接面形成的二極體提供約為〇 7 v的 電壓降，接近使用標準EEPR0M單元的理想值。不過·，使用 不同的電壓降裝置，例如場效電晶體，如果充分考慮的結 果疋減 >、改變彦式閘的偏壓，則提供相當穩定的電壓降範 圍約低於Vref 0,5 —〇.δν。理想上參考二極體在如圖示記 憶體早兀一樣的桶内形成，其中陽極成為桶的—部份，立 連接成二體。不過，如果需要，參考二極體可以在分開的 桶内形成，而陽極連接至形成記憶體單元的桶。在標準具 體，、施例+，包括參考二極體及雙載子電晶體之單電壓調 整器可用於已知桶内已知陣列的所有記憶體單元。不過， 如果需要’可以使用一個以上的電壓調整器叫乍為防止已 知雙載子電晶體上有過量的汲極電流，或用於其他目的。 如果f要’確實有可能在已知的積體電路上形成數個記憶 體陣列’各具自有的電壓調整器。 最後要說日月的是，雖然、上述具體實列+提到的名稱為 η-通道EEP_單元，但可能使用p_通道EEp_單元，其中 摻雜型式及電壓極性與圊示相反。
第11頁
Claims (1)
- 4 5 6 0 4 0 六、申請專利範圍 1 · 一種積〜體電路，包括一含有在摻雜桶内形成的源極與— 汲極區域之記憶體單元，及一覆在該桶上的控制閘；其特 徵在於 ~ 該積體電路另外包括—電壓調整器，含—反向崩潰二 極，，該二極體具有一陽極連接該摻雜橘，及一陰極連接 一高，抗電壓源於一參考電壓接點，及另外尚包括一電壓 下降裝置連接於該參考電壓接點與該記憶體單元的汲極之担® i申。月專利靶圍第1項之積體電路，其中該電壓下降 2 ·ί诞—雙載子電晶體，其集極連接一低阻抗電壓源，其 :=„亥參考電壓接點，及其射極連接該記憶體單元的該 一 3 2 π專利鈿圍第1項之積體電路，其令該記憶體- =2匕括一浮動閘覆蓋在該桶上面及至少部份位在 制閘下面。 1項之積體電路，其令該記憶體單 壓至該控制閘及該汲極，及施加一 4 ‘如申請專利範圍第 元的規劃係由施加高電 低電壓至該桶。 5 如中請專利範圍 桶，该陰極及該源極 域。 第1項之積體電路，其中該桶為一ρ-與》及極區域皆為在該桶内形成之η 4·區 w專利範圍第5項之積體電路，其中該Ρ—桶係在 Ϊ如:t成，而該η~桶則在ρ型基板内形成。 °月專利範圍第6項之積體電路，其中在規劃該記第12頁 4 5 6 Ο 4 ο 六、申請專利範圍 元期-間’該Ρ、摘係連接一相對於施加在該基板的電 歷為負偏壓之電壓源。 8计如申印專利範圍第6項之積體電路，其中源極區域 Ρ型基板皆連接至—接地電壓源d )。 9'種操作積體電路的方法，該積體電路包括一含有在 才雜桶内形成的源極與汲極區域之記憶體單元，及一覆蓋 在該桶上的控制閘； *、其特徵在於提供一來自高阻抗電壓源的電壓至一反向 崩清一極體’該二極體之第一電極連接該摻雜桶，第二電 極連接雙載子電晶體的基極，該雙載子電晶體具有集極連 接一低阻抗電壓源’並具有射極連接該記憶體單元的汲極 1 〇.如申請專利範圍第9項之方法，其中該記憶體單元另 外包括一浮動閘覆蓋在該桶上面及至少部份位在該控制閘 下面。 Π.如申請專利範圍第9項之方法，其中該記憶體單元的 規劃係由施加高電壓至該控制閘及該汲極，及施加一低電 壓至該桶。 12.如申請專利範圍第9項之方法，其中該桶為一 ρ_桶，一 該陰極及該源極與沒極區域皆為在該桶内形成之η+區域。 1 3.如申請專利範圍第丨2項之方法，其中該ρ-桶係在一 η-桶内形成，而該η_桶則在ρ型基板内形成。 1 4.如申請專利範圍第1 3項之方法，其中在規劃該記憶 體單元期間，該ρ—桶係連接一相對於施加在該基板的電壓0:\65\65293.ptd 第13頁 456040 六、申請專利範圍 為負偏壓之壓源。 利範園第13項之方法，其中n+源極區域及. 該P型基板皆連接至—接地電壓源Ο」。 16.種操作積體電路的方法，該積體電路包括一含有 f #雜桶内形成的源極與汲極區域之記憶體單元，及一覆 盡在該橘上的控制間； ,^、特徵在於在該没極與該桶之間提供一.電壓，該電 ，為一極體電壓降低於由帛汲極及該桶形成的帛面的反向 崩潰電壓。 1 如申請^專利範圍第1 6項之方法，其中該記憶體單元 另夕b括浮動閘覆蓋在該桶上面及至少部份位在該控制 閘下面。 . 18‘如申請專利範圍第16項之方法，其中該記憶體單元 的規劃係由施加高電壓至該控制閘及該汲極，及施加一低 電壓至該桶。 K如申請專利範圍第16項之方法，其中該桶為一？_桶 ，該陰極及該源極與汲極區域皆為在該桶内形成之以區域 20.如申請專利範圍第16項之方法，其中該ρ_桶係在一 η-桶内形成，而該η_桶則在ρ型基板内形成。 ^1*如Λ請專利範圍第20項之方法’其中在規劃該記憶 =:π，間，該Ρ-桶係連接一相對於施加在該基板的電壓 為負偏壓之電壓源β 22.如申請專利範圍第2〇項之方法，其中源極區域及 O:\65\65293.ptd 苐頁 456040O:\65\65293.ptd 第15頁
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